Xilinx Virtex-4 QV FPGA, Manual

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32 www.xilinx.com Virtex-4 QV FPGA Ceramic Packaging
UG496 (v1.1) June 8, 2012
Chapter 2: Pinout Tables
R
12 IO_L20P_12 AF5
12 IO_L20N_VREF_12 AF4
12 IO_L21P_12 AL1
12 IO_L21N_12 AK1
12 IO_L22P_12 AJ2
12 IO_L22N_12 AJ1
12 IO_L23P_VRN_12 AG6
12 IO_L23N_VRP_12 AG5
12 IO_L24P_CC_LC_12 AE7
12 IO_L24N_CC_LC_12 AD7
12 IO_L1P_12 AB6
12 IO_L1N_12 AB5
12 IO_L2P_12 AC3
12 IO_L2N_12 AC2
12 IO_L3P_12 Y11
12 IO_L3N_12 AA11
12 IO_L4P_12 AD2
12 IO_L4N_VREF_12 AD1
12 IO_L5P_12 Y14
12 IO_L5N_12 AA13
12 IO_L6P_12 AC5
12 IO_L6N_12 AC4
12 IO_L7P_12 AF1
12 IO_L7N_12 AE1
12 IO_L8P_CC_LC_12 AA9
12 IO_L8N_CC_LC_12 AA8
12 IO_L9P_CC_LC_12 Y13
12 IO_L9N_CC_LC_12 Y12
12 IO_L10P_12 AE3
12 IO_L10N_12 AE2
12 IO_L11P_12 AD6
12 IO_L11N_12 AD5
12 IO_L12P_12 AC7
12 IO_L12N_VREF_12 AB8
12 IO_L13P_12 Y16
12 IO_L13N_12 AA15
12 IO_L14P_12 AE4
12 IO_L14N_12 AD4
Table 2-1: CF1140 Package Pinout (SX55) (Cont’d)
Bank Pin Description
Pin
Number
No Connects