Xilinx Virtex-4 QV FPGA, Manual

Page: 16 / 180

16 www.xilinx.com Virtex-4 QV FPGA Ceramic Packaging
UG496 (v1.1) June 8, 2012
Chapter 2: Pinout Tables
R
0 TDI_0 W17
0 TDN_0 F15
0 TDP_0 D15
1 IO_L1P_D31_LC_1 N19
1 IO_L1N_D30_LC_1 N18
1 IO_L2P_D29_LC_1 L15
1 IO_L2N_D28_LC_1 L14
1 IO_L3P_D27_LC_1 E21
1 IO_L3N_D26_LC_1 D21
1 IO_L4P_D25_LC_1 J14
1 IO_L4N_D24_VREF_LC_1 K14
1 IO_L5P_D23_LC_1 N20
1 IO_L5N_D22_LC_1 M20
1 IO_L6P_D21_LC_1 H14
1 IO_L6N_D20_LC_1 H13
1 IO_L7P_D19_LC_1 H22
1 IO_L7N_D18_LC_1 J21
1 IO_L8P_D17_CC_LC_1 F13
1 IO_L8N_D16_CC_LC_1 G13
1 IO_L9P_GC_LC_1 M18
1 IO_L9N_GC_LC_1 L18
1 IO_L10P_GC_LC_1 M17
1 IO_L10N_GC_LC_1 N17
1 IO_L11P_GC_LC_1 E19
1 IO_L11N_GC_LC_1 D19
1 IO_L12P_GC_LC_1 C17
1 IO_L12N_GC_VREF_LC_1 D17
1 IO_L13P_GC_LC_1 C19
1 IO_L13N_GC_LC_1 C18
1 IO_L14P_GC_LC_1 D16
1 IO_L14N_GC_LC_1 C15
1 IO_L15P_GC_LC_1 D20
1 IO_L15N_GC_LC_1 C20
1 IO_L16P_GC_CC_LC_1 M16
1 IO_L16N_GC_CC_LC_1 N15
1 IO_L17P_CC_LC_1 B20
Table 2-1: CF1140 Package Pinout (SX55) (Cont’d)
Bank Pin Description
Pin
Number
No Connects