Xilinx Virtex-4 QV FPGA, Manual

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132 www.xilinx.com Virtex-4 QV FPGA Ceramic Packaging
UG496 (v1.1) June 8, 2012
Chapter 2: Pinout Tables
R
8 IO_L4N_VREF_8 AK9
8 IO_L5P_8 AM15
8 IO_L5N_8 AN15
8 IO_L6P_8 AP7
8 IO_L6N_8 AN7
8 IO_L7P_8 AR8
8 IO_L7N_8 AR7
8 IO_L8P_CC_LC_8 AV4
8 IO_L8N_CC_LC_8 AV3
8 IO_L9P_CC_LC_8 AL11
8 IO_L9N_CC_LC_8 AK11
8 IO_L10P_8 AW5
8 IO_L10N_8 AW4
8 IO_L11P_8 AW7
8 IO_L11N_8 AW6
8 IO_L12P_8 AM10
8 IO_L12N_VREF_8 AL10
8 IO_L13P_8 AM11
8 IO_L13N_8 AN10
8 IO_L14P_8 AH13
8 IO_L14N_8 AJ12
8 IO_L15P_8 AN12
8 IO_L15N_8 AP11
8 IO_L16P_8 AU7
8 IO_L16N_8 AU6
9 IO_L17P_9 K33
9 IO_L17N_9 L33
9 IO_L18P_9 H37
9 IO_L18N_9 H38
9 IO_L19P_9 N30
9 IO_L19N_9 P29
9 IO_L20P_9 L34
9 IO_L20N_VREF_9 L35
9 IO_L21P_9 J36
9 IO_L21N_9 J37
9 IO_L22P_9 K36
9 IO_L22N_9 L36
Table 2-4: CF1509 Package Pinout (LX200) (Cont’d)
Bank Pin Description Pin Number No Connect