24
Virtex-4 QV FPGA Ceramic Packaging
UG496 (v1.1) June 8, 2012
Chapter 2: Pinout Tables
R
7
IO_L1P_7
AK29
7
IO_L1N_7
AJ29
7
IO_L2P_7
AF28
7
IO_L2N_7
AE27
7
IO_L3P_7
AF26
7
IO_L3N_7
AE26
7
IO_L4P_7
AN32
7
IO_L4N_VREF_7
AN33
7
IO_L5P_7
AK21
7
IO_L5N_7
AL21
7
IO_L6P_7
AH28
7
IO_L6N_7
AH29
7
IO_L7P_7
AP30
7
IO_L7N_7
AN30
7
IO_L8P_CC_LC_7
AG27
7
IO_L8N_CC_LC_7
AG28
7
IO_L9P_CC_LC_7
AM21
7
IO_L9N_CC_LC_7
AM22
7
IO_L10P_7
AM30
7
IO_L10N_7
AL30
7
IO_L11P_7
AP27
7
IO_L11N_7
AN27
7
IO_L12P_7
AP31
7
IO_L12N_VREF_7
AP32
7
IO_L13P_7
AK22
7
IO_L13N_7
AK23
7
IO_L14P_7
AL28
7
IO_L14N_7
AL29
7
IO_L15P_7
AP25
7
IO_L15N_7
AP26
7
IO_L16P_7
AJ27
7
IO_L16N_7
AH27
8
IO_L25P_CC_LC_8
AL11
8
IO_L25N_CC_LC_8
AL10
8
IO_L26P_8
AE11
8
IO_L26N_8
AF11
Table 2-1:
CF1140 Package Pinout (SX55) (Cont’d)
Bank
Pin Description
Pin
Number
No Connects