Xilinx Virtex-4 QV FPGA, Manual

Page: 141 / 180

Virtex-4 QV FPGA Ceramic Packaging www.xilinx.com 141
UG496 (v1.1) June 8, 2012
CF1509 (LX200) Ceramic Flip-Chip Column Grid Package
R
13 IO_L29P_13 AA36
13 IO_L29N_13 Y36
13 IO_L30P_13 Y33
13 IO_L30N_13 Y34
13 IO_L31P_13 AB36
13 IO_L31N_13 AB37
13 IO_L32P_13 AB38
13 IO_L32N_13 AA38
14 IO_L17P_14 U10
14 IO_L17N_14 T9
14 IO_L18P_14 R4
14 IO_L18N_14 R3
14 IO_L19P_14 T6
14 IO_L19N_14 T5
14 IO_L20P_14 R2
14 IO_L20N_VREF_14 R1
14 IO_L21P_14 T4
14 IO_L21N_14 T3
14 IO_L22P_14 U7
14 IO_L22N_14 U6
14 IO_L23P_VRN_14 V10
14 IO_L23N_VRP_14 V9
14 IO_L24P_CC_LC_14 U5
14 IO_L24N_CC_LC_14 V5
14 IO_L1P_14 H4
14 IO_L1N_14 J4
14 IO_L2P_14 K4
14 IO_L2N_14 K3
14 IO_L3P_14 H3
14 IO_L3N_14 H2
14 IO_L4P_14 J2
14 IO_L4N_VREF_14 J1
14 IO_L5P_14 L5
14 IO_L5N_14 M5
14 IO_L6P_14 K2
14 IO_L6N_14 K1
14 IO_L7P_14 L4
Table 2-4: CF1509 Package Pinout (LX200) (Cont’d)
Bank Pin Description Pin Number No Connect