106
Virtex-4 QV FPGA Ceramic Packaging
UG496 (v1.1) June 8, 2012
Chapter 2: Pinout Tables
R
N/A
RXPPADB_106
AW22
N/A
VTRXB_106
AW23
N/A
RXNPADB_106
AW21
N/A
AVCCAUXRXA_109
AV10
N/A
RXPPADA_109
AW9
N/A
VTRXA_109
AW11
N/A
RXNPADA_109
AW10
N/A
AVCCAUXMGT_109
AV18
N/A
AVCCAUXTX_109
AV15
N/A
VTTXA_109
AV12
N/A
TXPPADA_109
AW12
N/A
TXNPADA_109
AW13
N/A
VTTXB_109
AV16
N/A
TXPPADB_109
AW15
N/A
TXNPADB_109
AW16
N/A
AVCCAUXRXB_109
AV19
N/A
RXPPADB_109
AW18
N/A
VTRXB_109
AW17
N/A
RXNPADB_109
AW19
N/A
AVCCAUXRXA_110
AM2
N/A
RXPPADA_110
AL1
N/A
VTRXA_110
AN1
N/A
RXNPADA_110
AM1
N/A
AVCCAUXMGT_110
AV3
N/A
AVCCAUXTX_110
AT2
N/A
VTTXA_110
AP2
N/A
TXPPADA_110
AP1
N/A
TXNPADA_110
AR1
N/A
VTTXB_110
AU2
N/A
TXPPADB_110
AT1
N/A
TXNPADB_110
AU1
N/A
AVCCAUXRXB_110
AV4
N/A
RXPPADB_110
AW3
N/A
VTRXB_110
AV2
N/A
RXNPADB_110
AW4
N/A
MGTCLK_P_110
AW6
Table 2-3:
FF1517 Package Pinout (FX140) (Cont’d)
Bank
Pin Description
Pin Number
No Connects