20
Virtex-4 QV FPGA Ceramic Packaging
UG496 (v1.1) June 8, 2012
Chapter 2: Pinout Tables
R
5
IO_L7P_ADC2_5
D24
5
IO_L7N_ADC2_5
D25
5
IO_L8P_CC_ADC1_LC_5
B27
5
IO_L8N_CC_ADC1_LC_5
C27
5
IO_L17P_5
C22
5
IO_L17N_5
B22
5
IO_L18P_5
A30
5
IO_L18N_5
B30
5
IO_L19P_5
K24
5
IO_L19N_5
J24
5
IO_L20P_5
C29
5
IO_L20N_VREF_5
C30
5
IO_L21P_5
B21
5
IO_L21N_5
A21
5
IO_L22P_5
E28
5
IO_L22N_5
F28
5
IO_L23P_VRN_5
E22
5
IO_L23N_VRP_5
D22
5
IO_L24P_CC_LC_5
A31
5
IO_L24N_CC_LC_5
B31
5
IO_L9P_CC_LC_5
F23
5
IO_L9N_CC_LC_5
E23
5
IO_L10P_5
D26
5
IO_L10N_5
E26
5
IO_L11P_5
F24
5
IO_L11N_5
E24
5
IO_L12P_5
D27
5
IO_L12N_VREF_5
E27
5
IO_L13P_5
G23
5
IO_L13N_5
H24
5
IO_L14P_5
A28
5
IO_L14N_5
A29
5
IO_L15P_5
B25
5
IO_L15N_5
C25
5
IO_L16P_5
J25
5
IO_L16N_5
K26
5
IO_L25P_CC_LC_5
B28
5
IO_L25N_CC_LC_5
C28
Table 2-1:
CF1140 Package Pinout (SX55) (Cont’d)
Bank
Pin Description
Pin
Number
No Connects