Xilinx Virtex-4 QV FPGA, Manual

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Virtex-4 QV FPGA Ceramic Packaging www.xilinx.com 19
UG496 (v1.1) June 8, 2012
CF1140 (SX55) Ceramic Flip-Chip Column Grid Package
R
3 IO_L5N_GC_LC_3 K17
3 IO_L6P_GC_LC_3 E16
3 IO_L6N_GC_LC_3 F16
3 IO_L7P_GC_LC_3 K19
3 IO_L7N_GC_LC_3 J19
3 IO_L8P_GC_LC_3 G17
3 IO_L8N_GC_LC_3 G16
4 IO_L1P_GC_LC_4 AF18
4 IO_L1N_GC_LC_4 AE18
4 IO_L2P_GC_LC_4 AG16
4 IO_L2N_GC_LC_4 AF16
4 IO_L3P_GC_LC_4 AH19
4 IO_L3N_GC_LC_4 AH18
4 IO_L4P_GC_LC_4 AK18
4 IO_L4N_GC_VREF_LC_4 AK17
4 IO_L5P_GC_LC_4 AG18
4 IO_L5N_GC_LC_4 AG17
4 IO_L6P_GC_LC_4 AE17
4 IO_L6N_GC_LC_4 AE16
4 IO_L7P_GC_VRN_LC_4 AJ19
4 IO_L7N_GC_VRP_LC_4 AK19
4 IO_L8P_GC_CC_LC_4 AJ17
4 IO_L8N_GC_CC_LC_4 AH17
5 IO_L1P_ADC7_5 B23
5 IO_L1N_ADC7_5 A23
5 IO_L2P_ADC6_5 A26
5 IO_L2N_ADC6_5 B26
5 IO_L3P_ADC5_5 A24
5 IO_L3N_ADC5_5 A25
5 IO_L4P_5 G25
5 IO_L4N_VREF_5 H25
5 IO_L5P_ADC4_5 C23
5 IO_L5N_ADC4_5 C24
5 IO_L6P_ADC3_5 F25
5 IO_L6N_ADC3_5 F26
Table 2-1: CF1140 Package Pinout (SX55) (Cont’d)
Bank Pin Description
Pin
Number
No Connects