Xilinx Virtex-4 QV FPGA, Manual

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Virtex-4 QV FPGA Ceramic Packaging www.xilinx.com 21
UG496 (v1.1) June 8, 2012
CF1140 (SX55) Ceramic Flip-Chip Column Grid Package
R
5 IO_L26P_5 D30
5 IO_L26N_5 D31
5 IO_L27P_5 G27
5 IO_L27N_5 G28
5 IO_L28P_5 F29
5 IO_L28N_VREF_5 F30
5 IO_L29P_5 D29
5 IO_L29N_5 E29
5 IO_L30P_5 L25
5 IO_L30N_5 L26
5 IO_L31P_5 B32
5 IO_L31N_5 B33
5 IO_L32P_5 E31
5 IO_L32N_5 F31
6 IO_L1P_6 D12
6 IO_L1N_6 C12
6 IO_L2P_6 B10
6 IO_L2N_6 C10
6 IO_L3P_6 A11
6 IO_L3N_6 B11
6 IO_L4P_6 C9
6 IO_L4N_VREF_6 C8
6 IO_L5P_6 G12
6 IO_L5N_6 G11
6 IO_L6P_6 F10
6 IO_L6N_6 G10
6 IO_L7P_6 D11
6 IO_L7N_6 D10
6 IO_L8P_CC_LC_6 H10
6 IO_L8N_CC_LC_6 H9
6 IO_L17P_6 A14
6 IO_L17N_6 A13
6 IO_L18P_6 D7
6 IO_L18N_6 D6
6 IO_L19P_6 D9
6 IO_L19N_6 E9
Table 2-1: CF1140 Package Pinout (SX55) (Cont’d)
Bank Pin Description
Pin
Number
No Connects