Motorola MPC8260 PowerQUICC II, Руководство пользователя

Страница: 250 / 1006

8-18 MPC8260 PowerQUICC II UserÕs Manual MOTOROLA
Part III. The Hardware Interface
Table 8-9 lists data transfer patterns for write cycles for accesses initiated by the MPC8260.
Table 8-8. Data Bus Requirements For Read Cycle
Transfer
Size
TSIZ[0Ð3]
Address
State
1
A[29Ð31]
1
Address state is the calculated address for port size.
Port Size/Data Bus Assignments
64-Bit 32-Bit 16-Bit 8-Bit
0Ð7 8Ð15 16Ð23 24Ð31 32Ð39 40Ð47 48Ð55 56Ð63 0Ð7 8Ð15 16Ð23 24Ð31 0Ð7 8Ð15 0Ð7
Byte
(0001)
000 OP0
2
2
OP n : These lanes are read or written during that bus transaction. OP0 is the most-signiÞcant byte of a word operand
and OP7 is the least-signiÞcant byte.
Ñ
3
3
Ñ Denotes a byte not required during that read cycle.
Ñ Ñ Ñ Ñ Ñ Ñ OP0 Ñ Ñ Ñ OP0 Ñ OP0
001 Ñ OP1 Ñ Ñ Ñ Ñ Ñ Ñ Ñ OP1 Ñ Ñ Ñ OP1 OP1
010 Ñ Ñ OP2 Ñ Ñ Ñ Ñ Ñ Ñ Ñ OP2 Ñ OP2 Ñ OP2
011 Ñ Ñ Ñ OP3 Ñ Ñ Ñ Ñ Ñ Ñ Ñ OP3 Ñ OP3 OP3
100 Ñ Ñ Ñ Ñ OP4 Ñ Ñ Ñ OP4 Ñ Ñ Ñ OP4 Ñ OP4
101 Ñ Ñ Ñ Ñ Ñ OP5 Ñ Ñ Ñ OP5 Ñ Ñ Ñ OP5 OP5
110 Ñ Ñ Ñ Ñ Ñ Ñ OP6 Ñ Ñ Ñ OP6 Ñ OP6 Ñ OP6
111 Ñ Ñ Ñ Ñ Ñ Ñ Ñ OP7 Ñ Ñ Ñ OP7 Ñ OP7 OP7
Half Word
(0010)
000 OP0 OP1 Ñ Ñ Ñ Ñ Ñ Ñ OP0 OP1 Ñ Ñ OP0 OP1 OP0
001 Ñ OP1 OP2 Ñ Ñ Ñ Ñ Ñ Ñ OP1 OP2 Ñ Ñ OP1 OP1
010 Ñ Ñ OP2 OP3 Ñ Ñ Ñ Ñ Ñ Ñ OP2 OP3 OP2 OP3 OP2
100 Ñ Ñ Ñ Ñ OP4 OP5 Ñ Ñ OP4 OP5 Ñ Ñ OP4 OP5 OP4
101 Ñ Ñ Ñ Ñ Ñ OP5 OP6 Ñ Ñ OP5 OP6 Ñ Ñ OP5 OP5
110 Ñ Ñ Ñ Ñ Ñ Ñ OP6 OP7 Ñ Ñ OP6 OP7 OP6 OP7 OP6
Triple Byte
(0011)
000 OP0 OP1 OP2 Ñ Ñ Ñ Ñ Ñ OP0 OP1 OP2 Ñ OP0 OP1 OP0
001 Ñ OP1 OP2 OP3 Ñ Ñ Ñ Ñ Ñ OP1 OP2 OP3 Ñ OP1 OP1
100 Ñ Ñ Ñ Ñ OP4 OP5 OP6 Ñ OP4 OP5 OP6 Ñ OP4 OP5 OP4
101 Ñ Ñ Ñ Ñ Ñ OP5 OP6 OP7 Ñ OP5 OP6 OP7 Ñ OP5 OP5
Word
(0100)
000 OP0 OP1 OP2 OP3 Ñ Ñ Ñ Ñ OP0 OP1 OP2 OP3 OP0 OP1 OP0
100 Ñ Ñ Ñ Ñ OP4 OP5 OP6 OP7 OP4 OP5 OP6 OP7 OP4 OP5 OP4
Double
Word
(0000)
000 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7 OP0 OP1 OP2 OP3 OP0 OP1 OP0