LSI Logic Confidential
13-3
Copyright © 2001, 2002 by LSI Logic Corporation. All rights reserved.
Figure 13.1 16-Bit DRAM Connections Using DDR SDRAM
SDRAM_RAS
SDRAM_CAS
SDRAM_WE
SDRAM_CLK0
SDRAM_A[11:0]
SDRAM_DQM[3:0]
SDRAM_DQ[31:0]
SDRAM_CKE
SDRAM_CLK1
Processor
RAS
CAS
CS
CKE
LDQM
UDQM
LDQS
UDQS
DQ[15:0] A[11:0]
CLK
WE
DQ[15:0]
DQ[32:16]
DQM0
DQM1
RAS
CAS
CS
CKE
LDQM
UDQM
LDQS
UDQS
DQ[15:0]
A[11:0]
CLK
WE
DQM2
DQM3
RAS
CAS
CS
CKE
LDQM
UDQM
LDQS
UDQS
DQ[15:0] A[11:0]
CLK
CKE
LDQM
UDQM
LDQS
UDQS
CLK
WE
DQ[15:0]
DQ[32:16]
DQS0
DQS1
RAS
CAS
CS
DQ[15:0]
A[11:0]
WE
DQS2
DQS3
MADDR[14]
MADDR[15]
SDRAM_CLK1
SDRAM_CLK0
CLK
CLK
CLK
CLK
8M x 16 (4 banks)
8M x 16 (4 banks)
8M x 16 (4 banks)
8M x 16 (4 banks)
VREF
VREF
VREF
VREF
BA[1:0]
BA[1:0]
BA[1:0]
BA[1:0]
MADDR[13:12]
VDD2.5
2
SDRAM_DQS[3:0]
VDD2.5
2
VDD2.5
2
VDD2.5
2
VREF
VDD2.5
2