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(h) Resource conflict
F1 stage locked for 1 cycle
Latency
1 cycle/issue
1 stall cycle (F1 stage resource conflict)
FDIV
FR6,FR7
FMAC FR0,FR8,FR9
FMAC FR0,FR10,FR11
FMAC FR0,FR12,FR13
FIPR
FV8,FV0
FADD
FR15,FR4
I
D
F1
F0
F2
FS
I
D
F1
F2
FS
1 stall cycle
LDS.L @R15+,PR
I
D
EX
MA
FS
D
SX
SX
SX
NA
S
SX
NA
S
D
I
3 stall cycles
STC
GBR,R2
FADD
DR0,DR2
I
D
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
F1
F2
FS
EX
MA
S
f1
EX
MA
S
D
f1
f1
F2
FS
f1
F2
FS
I
D
5 stall cycles
MAC.W @R1+,@R2+
I
D
EX
MA
S
f1
f1
f1
F2
FS
f1
F2
FS
I
f1
D
EX
MA
S
f1
D
EX
MA
S
f1
F2
FS
f1
F2
FS
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
d
F1
F2
FS
F1
...
I
D
3 stall cycles
1 stall
cycle
2 stall cycles
MAC.W @R1+,@R2+
MAC.W @R1+,@R2+
FADD
DR4,DR6
f1 stage can overlap preceding f1,
but F1 cannot overlap f1.
D
EX
MA
S
D
I
D
F1
F2
FS
I
D
F1
F2
FS
F1
F2
FS
F1
F2
I
D
FS
F3
I
D
F1
F2
FS
#1
#2
#3
..................................................
#10
#11
#8
#9
#12
...
:
Figure 8.3 Examples of Pipelined Execution (cont)
Summary of Contents for SH7751
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