Virtex-4 QV FPGA Ceramic Packaging
25
UG496 (v1.1) June 8, 2012
CF1140 (SX55) Ceramic Flip-Chip Column Grid Package
R
8
IO_L27P_8
AM12
8
IO_L27N_8
AM11
8
IO_L28P_8
AL9
8
IO_L28N_VREF_8
AK9
8
IO_L29P_8
AP11
8
IO_L29N_8
AP10
8
IO_L30P_8
AH10
8
IO_L30N_8
AG10
8
IO_L31P_8
AN12
8
IO_L31N_8
AP12
8
IO_L32P_8
AP9
8
IO_L32N_8
AN9
8
IO_L17P_8
AH12
8
IO_L17N_8
AG11
8
IO_L18P_8
AN7
8
IO_L18N_8
AM7
8
IO_L19P_8
AN10
8
IO_L19N_8
AM10
8
IO_L20P_8
AF10
8
IO_L20N_VREF_8
AE9
8
IO_L21P_8
AJ12
8
IO_L21N_8
AK12
8
IO_L22P_8
AN8
8
IO_L22N_8
AM8
8
IO_L23P_VRN_8
AJ11
8
IO_L23N_VRP_8
AK11
8
IO_L24P_CC_LC_8
AP7
8
IO_L24N_CC_LC_8
AP6
8
IO_L1P_8
AL5
8
IO_L1N_8
AL4
8
IO_L2P_8
AK4
8
IO_L2N_8
AJ4
8
IO_L3P_8
AP4
8
IO_L3N_8
AN4
8
IO_L4P_8
AD10
8
IO_L4N_VREF_8
AD9
8
IO_L5P_8
AN14
8
IO_L5N_8
AP14
Table 2-1:
CF1140 Package Pinout (SX55) (Cont’d)
Bank
Pin Description
Pin
Number
No Connects