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Virtex-4 QV FPGA Ceramic Packaging
UG496 (v1.1) June 8, 2012
Chapter 2: Pinout Tables
R
8
IO_L6P_8
AJ6
8
IO_L6N_8
AJ5
8
IO_L7P_8
AK7
8
IO_L7N_8
AJ7
8
IO_L8P_CC_LC_8
AN3
8
IO_L8N_CC_LC_8
AN2
8
IO_L9P_CC_LC_8
AK13
8
IO_L9N_CC_LC_8
AL13
8
IO_L10P_8
AL6
8
IO_L10N_8
AK6
8
IO_L11P_8
AL8
8
IO_L11N_8
AK8
8
IO_L12P_8
AH8
8
IO_L12N_VREF_8
AH7
8
IO_L13P_8
AM13
8
IO_L13N_8
AN13
8
IO_L14P_8
AM6
8
IO_L14N_8
AM5
8
IO_L15P_8
AJ10
8
IO_L15N_8
AJ9
8
IO_L16P_8
AP5
8
IO_L16N_8
AN5
9
IO_L17P_9
P20
9
IO_L17N_9
R19
9
IO_L18P_9
L28
9
IO_L18N_9
L29
9
IO_L19P_9
P24
9
IO_L19N_9
R24
9
IO_L20P_9
H32
9
IO_L20N_VREF_9
J32
9
IO_L21P_9
M27
9
IO_L21N_9
M28
9
IO_L22P_9
H33
9
IO_L22N_9
H34
9
IO_L23P_VRN_9
J31
9
IO_L23N_VRP_9
K31
Table 2-1:
CF1140 Package Pinout (SX55) (Cont’d)
Bank
Pin Description
Pin
Number
No Connects