Hitachi C28W40TN, Service Manual

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JTAG TEST
Es wurde ein Anschluss in die Flachbaugruppe eingebaut, der volle JTAG Tests mit einigen der Geräte ermöglicht. Das umfasst:
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CPU/Demux
•
CI Chips A und B
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Externer DRAM Regler (derzeit nicht benutzt)
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IEEE1394 Sicherungsschicht-Regler (derzeit nicht benutzt)
Die folgenden fünf Leitungen sind mit der JTAG Kommunikation verbunden:
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TDIdata in den Chip
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TDOdata aus dem Chip (Rücklauf)
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TMStest Betriebsart-Auswahl
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TCKclock Leitung zum Durchgeben der Daten-Kette durch die Geräte
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TRSTtest Betriebsart-Rückstellung, nicht von allen Geräten benutzt.
Die ersten 4 werden von allen Chips benutzt, und die Rückstellung nur von CPU/Demux und IEEE1394.
Man kann JTAG Testmethoden für einen großen Teil der abgeschlossenen MPEG Flachbaugruppe benutzen. JTAG, auch bekannt
als Grenz-Abtastungs-Test, ist eine Methode, Test-Bit-Ströme im seriellen Betrieb in Chips zu laden, indem man einen Testbetriebs-
Taktgeber benutzt, der durch einen dedizierten Anschluss mit den Daten synchronisiert ist, um die Ein-/Ausgangs-Stifte in bekannte
Zustände zu zwingen, so dass die Wirkung abgelesen werden kann. Dazu muss eine Test-Betriebsart auf dem Chip ausgewählt
werden.
Der Zugriff auf und die Funktionalität des DRAM und Flash-Speichers, die mit dem CPU verbunden sind, können mit dieser
Methode getestet werden, und Code kann an die Flash-Speicher-Chips heruntergeladen werden. Das wird effizienter durch den
Gebrauch der CPU R/NW Leitung, um die Zahl der Zyklen zu vermindern, die benötigt werden, um das Lesen von und Schreiben an
die Geräte auszuführen.
Der serielle Bus besteht aus 2 Teilen, einer ist nur für den CPU/Demux und der zweite für alle anderen Geräte, das ermöglicht ein
effizienteres Flash-Chip-Herunterladen durch die JTAG Verbindung, weil die Kette kürzer ist. Null-ohmige Widerstands-
Verbindungs-Möglichkeiten sind angebracht, um die zwei Schleifen zusammen mit den Chips in Reihe zu verbinden, falls das JTAG
Code-Laden an den Flash Chip nicht benötigt wird.
Der JTAG Test-Code muss modifiziert werden, wenn Chips aus den Schleifen weggelassen werden.
Die Netz-Namen, die auf dem beigefügten Schaubild benutzt werden, sind die, die wir auf den Prinzipskizzen benutzt haben, und
der Programm-Stecker ist ein 14-Wege-Stecker mit 3 Erdleitungen. Vom Schaubild wurden 10k Mitnehmer auf den folgenden
Leitungen weggelassen:-
R271 TDI_CPU
R272 TMS_CPU
R273 TRST_CPU
R274 TDI_CI_DRAMC_LLC
R276 TMS_CI_DRAMC_LLC
montiert mit einem Taktgeber-Abbruch-Netzwerk, bestehend aus 68R und 100pF in Reihe an Erde auf den folgenden:-
R274/C261 TCK_CPU
R277/C262 TCK_CI_DRAMC_LLC
Die Einrichtung ist derart verbunden, dass sie als einzelne Schleife durch alle Geräte sequenziell konfiguriert werden kann, wobei
die Verbindungen R263, R264 und R265 montiert sind, oder als zwei Schleifen, wobei sie den CPU/Demux nur in einer Schleife und
die anderen integrierten Schaltkreise in der anderen abdeckt. Widerstände R412, R633 und R700 sind nur montiert, wenn der
dazugehörige Chip weggelassen wird.