Hitachi C28W40TN, Service Manual

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MPEG DECODER UND AV/GRAFIK FLACHBAUGRUPPE
RÜCKSTELLUNGS-SCHALTKREIS
Die anfängliche Netz Ein-Grundstellung (aktiver Pegel L) für den CPU wird von IC202 erzeugt durch Überwachung der
ankommenden 3V3 Stromleitung mit einer ‘Rückstellungs’-Schwelle bei 2,9V, dieses Signal ist ein aktiver Pegel L. Der Ausgang des
Generators ist funktionsmäßig mit einem Eingang (aktiver Pegel H) ge‘ODER’t durch PL203 in Q200, R207, R208 vom
Motherboard-(STB oder IDTV) Prozessor, der ggf. eine Rückstellung des CPU erzwingen kann. Ein Inverter (IC210) wird gestellt,
gegenwärtig aber nicht benutzt.
Anordnung des Rückstellungs-Schaltkreises
Nachdem der CPU zurückgestellt ist, erzeugt er Rückstellungen durch Ausgangs-Anschlüsse für die anderen Geräte auf den
COFDM und MPEG Flachbaugruppen, die zeitlich so abgestimmt sind, dass der korrekte Start der Schalttechnik auf beiden
Flachbaugruppen garantiert ist (siehe CPU Abschnitt). Diese werden benutzt für:
•
COFDM/FEC
•
PAL-Video-Encoder
•
AV-Chip
•
Gemeinsame Schnittstellen-Chips A und B
HAUPT-TAKTGEBER OSZILLATOR
Auf der MPEG Flachbaugruppe benutzt das System einen einzelnen Haupt-Taktgeber VCXO, der mittig auf 27,000 MHz eingestellt
ist. Dies wird mit einem Colpitts Quarzschwinger erzeugt (R248, R242, R243, R244, R212, R213, R218, R214, R217, R215, R216,
L202, C237, C220, C231, C215, C206, C207, C232, C233, C234, X200, D200, Q201). Die Frequenz wird von der Kapazitätsdiode
(D200) mit ihrer Gleichstromversorgung aus dem Ausgang des Filter-Abschnitts gesteuert (R248, R244, R243, R242, C231, C215).
Der Oszillator wird eingerastet auf die ankommenden Daten durch die PLL im integrierten Demux Schaltkreis (siehe unten). Die
Versorgung für den Oszillator wird durch L202 entkoppelt. Der Oszillator-Ausgang vom Emitter von Q201 ist wechselstrom-
gekoppelt und vorgespannt für den Taktgeber-Puffer, der durch C234, R215, R216 folgt.
Der Ausgang des Oszillators wird gepuffert und verteilt durch den integrierten Taktgeber-Schaltkreis (IC207), der separate
Ausgänge für jedes Last-Gerät benutzt. Die Ausgänge werden benutzt für: gemeinsame Schnittstelle A und B des integrierten
CPU/Demux Schaltkreises, AV Decoder Video Encoder Audio PLL IEEE1394 – dies wird gegenwärtig nicht unterstützt. Externer
DRAM Regler – dies wird gegenwärtig nicht unterstützt. Es gibt gegenwärtig 3 unbenutzte Ausgänge vom integrierten Schaltkreis
des Taktgeber-Puffers.
Lokale Entkopplung wird benutzt (C271 - C274). Vorkehrungen sind getroffen für Taktgeber-Abbruch-Widerstände auf jedem Chip.
AUDIO-TAKTGEBER-PLL
Die PLL-Funktion für den Audio-Decoder-Taktgeber wird von IC220 ausgeführt. Der benutzt den 27MHz Oszillator als Eingang vom
Taktgeber-Puffer und produziert eine Ausgabe mit der korrekten Frequenz für den Audio-Überabtastungs-Taktgeber an den AV-
Chip (256-fache Audio-Abtast-Geschwindigkeit), wie in der Übertragung signalisiert. Die Frequenz wird von 3 statischen Leitungen
vom integrierten CI A Schaltkreis (IC400) gesteuert, siehe folgende Tabelle. Ein zweiter Ausgang ist mit 1,862MHz für eine UART
verfügbar, dies wird nicht benutzt. Der Chip wird von C276 entkoppelt.
Signalweg-Schaubild für integrierten Audio-PLL-Schaltkreis