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Figures
xi
Contents
Figures
1–1
Functional Block Diagram for the MSP50C614/MSP50P614
1-5
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1–2
Oscillator and PLL Connection
1-7
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1–3
RESET Circuit
1-8
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2–1
MSP50C6xx Core Processor Block Diagram
2-3
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2–2
Computational Unit Block Diagram
2-4
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2–3
Overview of the Multiplier Unit Operation
2-7
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2–4
Overview of the Arithmetic Logic Unit
2-9
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2–5
Overview of the Accumulators
2-10
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2–6
Data Memory Address Unit
2-12
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2–7
C6xx Memory Map (not drawn to scale)
2-16
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2–8
Interrupt Initialization Sequence
2-25
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2–9
PLL Performance
2-27
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2–10
Instruction Execution and Timing
2-40
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3–1
PDM Clock Divider
3-11
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3–2
Relationship Between Comparator/Interrupt Activity and the TIMER1 Control
3-16
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4–1
Top of Stack (TOS) Register Operation
4-3
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4–2
Relative Flag Addressing
4-19
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4–3
Data Memory Organization and Addressing
4-45
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4–4
Data Memory Example
4-47
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4–5
FIR Filter Structure
4-59
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4–6
Setup and Execution of MSP50P614/MSP50C614 Filter Instructions, N+1 Taps
4-67
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4–7
Filter Instruction and Circular Buffering for N+1 Tap Filter
4-68
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4–8
Valid Moves/Transfer in MSP50P614/MSP50C614 Instruction Set
4-132
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5–1
10-Pin IDC Connector (top view looking at the board)
5-3
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5–2
Hardware Tools Setup
5-10
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6–1
Minimum Circuit Configuration for the C614/P614 Using a
Resistor-Trimmed Oscillator
6-2
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6–2
Minimum Circuit Configuration for the C614/P614 Using a
Crystal-Referenced Oscillator
6-3
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7–1
100-Pin QFP Mechanical Information
7-7
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7–2
64-Pin QFP Mechanical Information
7-8
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7–3
120-Pin, Grid Array Package for the Development Device, MSP50P614
7-9
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7–4
Bottom View of 120-Pin PGA Package of the MSP50P614
7-10
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7–5
Speech Development Cycle
7-12
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Summary of Contents for MSP50C6xx
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