EN 231
3139 785 31681
9.
Circuit- and IC description
PIN CONFIGURATION
HSYNC
VSYNC
CGND
CVCC18
SPDIF
MCLK
SD3
SD2
SD1
SD0
WS
SCK
IOVCC
IOGND
CGND
CVCC18
AG
N
D
TXC
-
TXC
+
AVCC
TX0-
TX0+
AG
N
D
TX1-
TX1+
AVCC
TX2-
TX2+
AG
N
D
PVCC
2
PG
N
D
2
CVCC18
CGND
IOGND
IOVCC
D23
D22
D21
D20
D19
D18
D17
D16
D15
D14
CVCC18
CGND
D1
3
D1
2
D1
1
D1
0
D9
ID
C
K
D8
D7
D6
D5
IO
V
C
C
IO
G
N
D
CGN
D
CV
CC
1
8
D4
D3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
NC
INT
HPD
DSDA
DSCL
17
18
19
20
RSVD
L
PG
N
D
1
PVCC
1
EXT_
S
W
ING
21
22
23
24
CI2CA
RESET#
CSCL
CSDA
41
42
43
44
D2
D1
D0
DE
77
78
79
80
SiI
9030
80-Pin TQFP
)
(Top View
Figure 9-28