National Instruments PXIe-6569, Getting Started Manual

Page: 15 / 36

Figure 9.
PXIe-6569 with 64 LVDS Out, Rows F-E
Bank
46
Bank
46
Connector Signal FPGA Signal Connector Signal FPGA Signal
aSeGpio(1)
To clocking
circuitry
aDiffGpio_p(46)
aDiffGpio_n(46)
aDiffGpio_p(48)
aDiffGpio_n(48)
aDiffGpio_p(47)
aDiffGpio_n(47)
aDiffGpio_p(51)
aDiffGpio_n(51)
aDiffGpio_p(69)
aDiffGpio_n(69)
aDiffGpio_p(63)
aDiffGpio_n(63)
aDiffGpio_p(56)
aDiffGpio_n(56)
aDiffGpio_p(61)
aDiffGpio_n(61)
aDiffGpio_p(64)
aDiffGpio_n(64)
aDiffGpio_p(66)
aDiffGpio_n(66)
aDiffGpio_p(55)
aDiffGpio_n(55)
aSeGpio(3)
aDiffGpio_p(58)
aDiffGpio_n(58)
aDiffGpio_p(50)
aDiffGpio_n(50)
aDiffGpio_p(49)
aDiffGpio_n(49)
aDiffGpio_p(53)
aDiffGpio_n(53)
aDiffGpio_p(67)
aDiffGpio_n(67)
aDiffGpio_p(65)
aDiffGpio_n(65)
aDiffGpio_p(59)
aDiffGpio_n(59)
aDiffGpio_p(57)
aDiffGpio_n(57)
aDiffGpio_p(60)
aDiffGpio_n(60)
aDiffGpio_p(62)
aDiffGpio_n(62)
aDiffGpio_p(68)
aDiffGpio_n(68)
E4
E1
E2
E3
E5
E6
E8
E9
E10
E11
E12
E13
E14
E15
E16
E17
E18
E19
E20
E21
E22
E23
E24
E25
E26
E27
E28
E29
E30
E31
E32
E33
E34
E35
E36
E37
E38
E39
E7
E40
F4
F1
F2
F3
F5
F6
F8
F9
F10
F11
F12
F13
F14
F15
F16
F17
F18
F19
F20
F21
F22
F23
F24
F25
F26
F27
F28
F29
F30
F31
F32
F33
F34
F35
F36
F37
F38
F39
F40
F7
GND
GND
SE 1
SE_GND_TERM
DO 43+
DO 43-
DO 44+
DO 44-
GND
DO 45+
DO 45-
GND
DO 46+
DO 46-
GND
DO 47+
DO 47-
GND
DO 48+
DO 48-
GND
DO 49+
DO 49-
GND
DO 50+
DO 50-
GND
DO 51+
DO 51-
GND
DO 52+
DO 52-
GND
DO 53+
DO 53-
GND
RSVD
RSVD
GND
GND
CLK IN+
GND
GND
SE 0
SE_GND_TERM
CLK IN-
DO 54+
DO 54-
GND
DO 55+
DO 55-
GND
DO 56+
DO 56-
GND
DO 57+
DO 57-
GND
DO 58+
DO 58-
GND
DO 59+
DO 59-
GND
DO 60+
DO 60-
GND
DO 61+
DO 61-
GND
DO 62+
DO 62-
GND
DO 63+
DO 63-
GND
PFI 0+
PFI 0-
GND
GND
© National Instruments
15
PXIe-6569 Getting Started Guide