41
LatticeXP2 Advanced
Lattice Semiconductor
Evaluation Board User’s Guide
Figure 26.
5
5
4
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B
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C
81
4
Bypass for IO_VDD pins. Bypass every other
IO_VDD pair, alternating 0.1 and 0.01uF caps.
Place termination
resistors TX_D0-7,
TX_ER, TX_EN,
GTX_CLK as close to
FPGA as possible
using 50 ohm
impedence traces.
MDI IO traces must be 50 ohm impedence.
10/100/1000
Giga Phyter V
Place termination
resistors RX_D0-7,
RX_ER, RX_DV, RX_CLK,
TX_CLK, CRS, COL
as close to the
G-PHY as possible
using 50 ohm impedence
traces.
Giga Phyter
Decoupling Caps
Place 49 ohm termination resistors as
close as possible to G-PHY.
The associated 0.01uF capacitor should
be placed close to the 49 ohm resistors.
Place caps close to GPHY
Place these close to G-PHY
Giga Phyter address = 01h
(Hard Reset)
Place xtal
close to
G-PHY
Place R close to CLOCK_IN
Bypass for BG_VDD
Ethernet RJ45 Connector
Place caps close to RJ45 jack TX1
M
H
1 and M
H
2
ar
e 0.100"
diam
eter
plated
thr
ough holes
Lattice Semiconductor Corporation
[13]
[13]
[13]
(Do not
populate)
(Do not
populate)
Place 9.76K resistor as close
to G-PHY as possible
[11]
[6]
[6]
[6]
[6] [6]
[3]
[9]
[9] [9]
[9]
[9]
[7]
C1
3
9
0.
1uF
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C1
3
9
0.
1uF
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01uF
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01uF
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R1
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0.
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0.
01uF
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97
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P
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DE
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G
P
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A
N_
E
N
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1
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0
0
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H
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M
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_C
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M
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_
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D3
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TX
D
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P
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N
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N
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P
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N
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TM
0
23
RE
S
E
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_
N
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D
_SEL
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L
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_
E
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V
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RX
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_
CL
K
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X_C
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R
G
M
II
_SEL0
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R
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E
N
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M
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TX
_
C
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G
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X
_
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K
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X
C
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MDIO
80
MDC
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RE
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E
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K
_
T
O
_
M
A
C
85
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O
C
K
_
IN
86
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O
CK
_
O
UT
87
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101
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25M
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z
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-4
9
/U
Y3
25M
H
z
HC
-4
9
/U
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TP
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e
B
C
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Siz
e
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H
MH
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H
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100_P
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217-f
pBGA484
U8
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_
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_
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_
GPLLC
_
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_A
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_A
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PC
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PC
LKT
1_0
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C
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B18
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C
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C
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E16
VC
C
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PC
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A14
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PC
LKT
0_0
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T
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QS6
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U
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_F
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G7
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U
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B_A
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LC
_GPLLC
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