98
LC4.9E AB
7.
Circuit Diagrams and PWB Layouts
SSB: MUX-Sync Interface
4X1
G4
4X2
1
2
VDD
VEE V
SS
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S
2
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D
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S
4
D1
S
1
NC
IN
3
IN4
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S
D2
IN2
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S
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V
SS
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S3
B
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S3
A
S
1B
D
3
EN
GND
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A1
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D1
D2
VDD
GND_H
S
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G
S
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RINA|YINA
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GND
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3
NC2
NC1
VCC
DI
S
ABLE
THROUGH
MUX
S
EL
G
S
R1
G
S
B1
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RFC
VFC
MUX-
S
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S
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FROM
S
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S
TO
S
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TO
S
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FROM DIGITAL-IO
5V4
3
V
3
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0V
8
0V4
2V7
TO
S
CALER
(NC)
RE
S
RE
S
/
(
S
CART)
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/
(
S
CART)
(CINCH)
/
(CINCH)
(
S
CART)
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S
FROM ADC
RE
S
ERVED
RE
S
RE
S
RE
S
S
YNC INTERFACE
1
2
3
4
5
6
7
8
9
10
11
12
1
2
3
4
5
6
7
8
9
10
11
12
A
B
C
D
E
F
G
H
A
B
C
D
E
F
G
H
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3
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3
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C
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3
D7
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8
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8
B9
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3
B10
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D11
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2E
3
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2E
33
C
3
2E
3
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3
2E
3
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3
2E
3
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2E
3
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2E
38
C10
2E
3
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3
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E0
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C4
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B6
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D
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E2
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D10
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E
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E
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E
3
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E
33
F2
3
E
3
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E
3
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3
E
3
6 F5
3
E
3
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3
E
38
F7
3
E
3
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3
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E4
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G9
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G
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3
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IE
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C11
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3
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IE
3
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8
IE
3
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8
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V2
0V
3
V2
0V
3
V2
3
V2
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2E
3
9
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15p
2E
38
2E
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u
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u
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33
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u
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u
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19
17
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Φ
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ADG7
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S
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P
S
T
2E
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V
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W
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E
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MDX
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u
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u
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p
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WI
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S
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_IN
S
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S
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S
EL
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8
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S
EL
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S
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H
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ync_
S
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S
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G_15
3
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8
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