EN 50
3139 785 32540
7
Circuit Diagram and PWB Layout
SD 9.2 Board: Circuit Diagram (Part 1)
NC
1
NC
1
NC
1
VINFC
VINSL+
VINLD
VINTK
VTCL
FWD
REV
1
2
BIAS
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GND
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-
+
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+
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-
+
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3
3
V
D
1
L
R
T
C
_
E
T
U
M
MCU_TX
SCL_0
SDA_0
STBY_DET
+5VC
STBY_CTRL
MCU_RX
3
3
V
D
DV33
SEL_0
DV33
+5VL
)
7
1(
A
M
5
+
NI
_
A
T
A
D
_
X
U
A
4
A
T
A
D
_
M
C
P
DV33
DV33
3
3
V
D
3
3
V
D
DV33
3
3
V
D
3
3
V
D
3
3
V
D
REGO1
REGO2
TRB2
C
O
_
B
S
U
+5M
USB_OC
0
A
T
A
D
_
M
C
P
STBY_PSU
STBY_FRONT
SCL_1
SDA_1
L
R
T
C
_
Y
B
T
S
T
E
D
_
Y
B
T
S
DV33
+L_V33
+5M
DMSO
LOAD-
LOAD+
T+
T-
SP-
SP+
SL-
SL+
F-
F+
FOSO
TRB2
TRB1
TROPEN
REGO2
REGO1
STBY
TRCLOSE
V1P4
DV33
+V18
+V18
+V18
8
1
V
+
RFVDD
RFVDD
D
D
V
F
R
DV33
3
3
V
_
V
+
4
P
1
V
0
2
V
8
P
2
V
+V_V33
+V_V33
+V_V33
+V18
DV33
DV33
DV33
DV33
+V18
+V18
B_
D_
E
#CVBS
#C
#Y
MA3
K
L
C
M
P
S
LIMIT
rf
IOA
SP+
+1V8
C
V
5
+
F
A_
V20
C_
DMO
V1P4
DV33
A
OI
LIMIT
TROUT
STBY
TRCLOSE
+V18
Line_Det
MCU_IRQ#
SEL_1
T
U
O
_
FI
D
P
S
3
A
T
A
D
_
M
C
P
K
L
C
B
P
S
RDS_DATA
HDMI_MUTE
K
L
C
M
_
M
C
P
K
L
C
B
_
M
C
P
K
L
C
R
L
_
M
C
P
A(8)
)
0
1(
A
)
9(
A
)
0
2(
A
E
C
P
)
1(
A
D
R
P
)
0(
D
A
)
1(
D
A
)
2(
D
A
)
3(
D
A
)
4(
D
A
)
5(
D
A
)
6(
D
A
)
7(
D
A
)
0(
A
1
2
A
A(4)
A(5)
A(6)
A(7)
A(18)
A(19)
A(3)
A(2)
RFVDD
FOSO
FOO
TRSO
TRO
FMSO
FMO
DMSO
+RF_V5
3
3
V
_
V
+
+L_V33
F+
OP-
F-
T-
T+
AUX_DATA_IN
#Y_G
#B_Cb_Pb
#R_Cr_Pr
)
6
1(
A
)
5
1(
A
)
4
1(
A
)
3
1(
A
)
2
1(
A
)
1
1(
A
6
C
R
V1P4
DMO
TROPEN
TRO
FOO
ADIN
O
X
E
D_
B_
C_
V20
V2P8
A_
FMO
R
W
P
I
L
A
T
X
TRIN
V1P4
F
OP+
V1P4
-
P
O
+
P
O
SP-
+RF_V5
5
V
_
F
R
+
SL+
SL-
3139-243-35816-130-a2-sh-1.pdf 2007-01-19