Philips 47PFL5403, Руководство по обслуживанию

Страница: 65 / 115

Circuit Diagrams and PWB Layouts 65 LC8.2A LA 7.
SSB: LVDS Connector
A
B
C
D
1R06
*
10 8 0p
I
J
K
L
--
16
Off time : Don ’ t c a re
1R05
--
Y
*
Y
MAIN_RE S ET
Y
FR1 8 D5
FR16 D5
FR17 F12
100R
--
-
3 V2
10 Bit D ua l
FR 3 5 E5
4R12 D14
4R22 F1
3
4R24 F1 3
4R26 F1 3
1R12
3 R52
Y
--
3 R50 G16
3 R51 G16
3 R52 H15
3 R 3 5
Y
2R02 I1 3
2R10 F15
2R11 E16
2R12 E16
LVD S
100R
100R
Y
2R25 C 3
2R26 C 3
2R2 8 G6
2R29 I16
16 17
1 2
3 R26 H12
3 R 3 5 G15
3 R4 8 G15
3 R49 G15
*
4R11
4R0 3
1R1 3
--
Y
On time : H
On time : H
RE
S
RE
S
LVD S CONNECTOR
RE S
100R
--
4R07 H15
4R0
8 H16
4R10 D14
4R11 D14
9
Y
4R27 F1 3
4R 3 1-1 D9
4R 3 1-2 D9
4R 3 1- 3 D9
7 8
Y
4R 3 6-2 H9
4R 3 6- 3 H9
4R 3 6-4 H9
-
4R06 H15
RE
S
4R 3 2- 3 E9
4R 3 2-4 E9
4R 33 -1 H9
8 Bit D ua l
FR19 F12
4R 3 4-2 F9
4R 3 4- 3 F9
4R 3 4-4 F9
4R 3 5-1 F9
FR24 D5
FR25 F12
FR26 D5
FR27 F12
4R04 D14
4R05 H15
Y
--
Y
-- 1R04
FR20 D5
FR21 F12
FR22 D5
FR2
3 F12
--
Y
FR2 8 D5
FR29 G12
FR
3 0 E5
FR 3 1 G12
1R01 E1 3
1R02 D10
1R0
3 D10
LGE
LVD S
--
--
Y
LCD
RE
S
4R 33 -2 H9
4R 33 - 3 I9
4R 33 -4 I9
4R 3 4-1 F9
4R 3 5-2 G9
4R 3 5- 3 G9
4R 3 5-4 G9
4R 3 6-1 G9
1 3 14 15
Y
--
FR66 H1 3
FR67 H16
FR6
8 H1 3
FR69 F6
IR06 F15
IR0
8 D15
IR10 H15
*
4R06
FHP
RE S ET
*
S DI
4R12
On time : H
PDP
--
1R02
Y
E
F
G
H
--
3 R5 3
IR02 F14
12V1
C
D
Y
IR04 F15
CTRL-DI S P 3 (Rev_ S t a nd b y)
CPU-GO
FR56 H16
FR57 H12
FR5
8 F5
CTRL-DI S P4
8 Bit S ingle
15
FR6 3 H16
FR64 H1 3
FR65 F5
3 4 5 6
IR01 E15
E
F
G
H
Y
FROM MJC-LVD S 8 2 8 0
Y
110 8 C6
Y
RE
S
RE
S
1R05 E10
1R06 F10
1R07 F10
1R0
8 G10
4R02
RE S FOR DI S PLAY I2C CONTROL
1R1 3 I10
1R14 D 3
1R15 D 3
1R16 E 3
FR59 H12
FR60 F5
FR61 H12
FR62 F5
*
Y
S INGLE
--
1R10
FR 3 2 E5
FR 33 E5
FR 3 4 G12
4R07
--
Y
LVD S
FR42 G12
FR4
3 E5
FR44 G12
FR45 E5
Y
3 R5 3 H15
3 R54 H15
3 R55 C 3
FR49 E5
FR50 G12
FR51 H16
FR52 H12
1R2 3 H 3
1R24 H 3
1R25 F 3
1R0 3
4R10
FROM FPGA
1R0 8
1
DI S PEN
Off time : Don ’ t c a re
S emi s t a nd b y : L
4R05
6 7 8 9
Y
Y
4R0 8
-- 1R07
On time : H
Y
Y
CTRL-DI S P2(LCD_PWR_on)
10 11 12
*
+12V_DI S P
Y
11 2 3 4 5 10
3 R54
Y
*
*
--
Y
Y
*
Y
*
1R20 F 3
1R21 G 3
1R22 G 3
I
J
K
L
--
Y
LCD PDP
2R01 I1 3
1R19 F 3
0V
PDP-GO
PDWIN
2R20 I15
2R21 I15
2R2
3 I16
2R24 I16
FR 3 6 G12
FR 3 7 G12
FR 38 G12
Off time : Don ’ t c a re
3 R10 E14
3 R12 F14
3 R1 3 F15
3 R25 H12
1R1 8 E 3
10 Bit S ingle
LVD S
1R17 E 3
FR46 G16
FR47 G12
FR4
8 E5
Y
FR5 3 F5
FR54 F5
FR55 H12
4R4 3 H16
5R01 D16
5R02 D16
FR41 E5
FR40 G12
7R05 D15
7R07 F15
FR10 D16
FR11 C4
LVD S
4R 3 1-4 E9
4R 3 2-1 E9
4R 3 2-2 E9
FR 3 9 E5
VDI S P- S WITCH
-
RE
S
--
1R11
1R09
4R04
-
Y
Y
S emi s t a nd b y : H
-
-
Y
Y
CTRL-DI S P1
3 R56 C 3
3 R57 G16
4R02 D14
4R0
3 D14
12 1 3 14
Y
Y
Norm a l a nd off : L
-- --
--
Y
+5V_TCON
1R04 E10
5R0 3 E16
6R02 E14
6R04 C
3
6R05 C 3
1R09 G10
1R10 G10
1R11 H10
1R12 H10
FR12 C4
FR1
3 F12
FR14 D5
FR15 F12
17
A
B
Off time : Don ’ t c a re
LVD S _B_TXo1n
LVD S _B_TXo0p
LVD S _B_TXo0n
LVD S _B_TXe2n
LVD S _ S EL
LVD S _ S EL
+VDI S P
Y
Y
Y
1R12
DL
W21
S
3 R12
47R
FR1 3
IR02
1R07
DL
W21
S
1R1
3
DL
W21
S
FR52
FR 38
S I4 83 5BDY
7R05
100p
2R21
4R 3 4-2
4R 3 4-1
4R 3 5-1
4R 3 4- 3
FR19
FR47
IR01
FR15
FR17
3 R 3 5
100R
4R0
3
FR44
+5V_TCON
6R02
BZX 38 4-C5V6
7R07
PDTC114ET
FR6 3
FR46
FR57
25V
220
u
2R11
4R 3 2-4
FR59
47K
3 R10
2R01 2R02
100p 100p
100R
3 R25
4R11
33 R
4R10
5R02
4R 3 5-2
DL
W21
S
1R09
BZX 38 4-C6V 8
FR21
6R04
100p
2R24
3 R5 3
100R
+12V_DI S P
FR27
FR25
2R2
3
100p
100R
3 R54
3 R26
DL
W21
S
1R0
3
100R
4R07 4R05 4R06
FR 3 7
FR61
FR55
FR40
3
R49
IR0 8
4K7
4R02 4R12
1R0
8
DL
W21
S
FR29
2R10
1 u 0
3 R55 22R
4K7
3
R50
FR2 3
4K7
3
R51
+VDI S P
FR 3 4
FR11
8
4R 3 1-1
1
5R0 3
33 R
5R01
33 R
1R06
DL
W21
S
1R05
DL
W21
S
4R 3 2-2
IR06
22R 3 R56
FR 3 6
FR 3 1
FR12
BZX 38 4-C6V 8
6R05
FR41
FR1 8
IR10
FR60
61
5 3
54 55
56 57
5 8 59
60
4 8
49
5
50
51
6
7
8
9
52
38
3 9
4
40
41
42
4 3
44
45
46
47
2 8
29
3
3 0
3 1
3 2
33
3 4
3 5
3 6
3 7
19
2
20
21
22
2 3
24
25
26
27
1
10
11
12
1 3
14
15
16
17
1 8
110 8
FI-RE51 S -HF
2R12
FR5 3
100n
FR 33
FR51
FR 3 9
4R27
FR 3 2
1R02
DL
W21
S
FR26
FR20
FR49
4R24
4R 3 1-2
2
7
4R4
3
1R04
DL
W21
S
3
R57
4K7
FR6 8
FR14
+ 3 V 3 _ S W
FR54
FR5 8
4R 3 6-1
FR62
4R 3 5-4
4R 33 -4
4 5
FR 3 0
100p
2R20
4R 3 6-2
4R 3 6-4
4R04
1R16
DL
W21
S
4R 33 - 3
1R10
DL
W21
S
FR24
4R26
FR67
3
R4
8
4K7
FR2 8
FR66
DL
W21
S
1R15
4R 3 1- 3
3
6
4
5 4R 3 1-4
6
7
8
9
42 4 3
44 45
46 47
4 8
3 5
3 6
3 7
38
3 9
4
40
41
5
25
26
27
2 8
29
3
3 0
3 1
3 2
33
3 4
15
16
17
1 8
19
2
20
21
22
2 3
24
1R01
FX15 S C-41 S -0.5 S H
1
10
11
12
1 3
14
4R 33 -1
FR4 3
4R 3 6- 3
DL
W21
S
1R21
100p
2R29
DL
W21
S
1R25
1R1
8
DL
W21
S
10p
2R25
DL
W21
S
1R11
1R24
DL
W21
S
FR4 8
FR65
4R0
8
47K
3 R1 3
FR50
4R 33 -2
FR45
FR 3 5
1R14
DL
W21
S
4R22
4R 3 2-1
FR22
4R 3 5- 3
FR16
DL
W21
S
1R20
1R19
DL
W21
S
DL
W21
S
1R17
2R26
10p
DL
W21
S
1R2
3
1R22
DL
W21
S
2R2
8
100n
FR10
3 R52
100R
FR64
IR04
FR42
FR69
4R 3 4-4
4R 3 2- 3
FR56
+VDI S P
LVD S _A_TXe 3 p
LVD S3 _ S CL_DI S P
LV S D 3 _ S DA_DI S P
LVD S _A_TXeCLKn
LVD S _A_TXo1n
LVD S _A_TXo1p
LVD S _A_TXe0n
LVD S _A_TXe2p
LVD S _A_TXe2n
LVD S _A_TXe0p
LVD S _A_TXe 3 n
LVD S _A_TXeCLKp
LVD S _A_TXo 3 p
LVD S _A_TXo0p
LVD S _A_TXo0n
LVD S _A_TXe1n
LVD S _A_TXe1p
LVD S _A_TXe4p
LVD S _A_TXo4p
LVD S _A_TXo4n
TxFPGAe_2p
LVD S _B_TXo4p
TxFPGAo_4p
TxFPGAo_ 3 n
TxFPGAo_ 3 p
TxFPGAo_CLKp
TxFPGAe_1p
TxFPGAo_0n
LVD S _B_TXe4p
TxFPGAe_4p
TxFPGAo_2n
TxFPGAo_2p
LVD S _B_TXe1n
TxFPGAe_2n
TxFPGAe_1n
LVD S _B_TXe1p
LVD S _B_TXe2p
TxFPGAe_CLKn
LVD S _B_TXo 3 n
LVD S _B_TXoCLK p
LVD S _B_TXoCLK n
LVD S _B_TXo2p
LVD S _B_TXo2n
LVD S _B_TXo1p
LVD S _B_TXe4n
LVD S _B_TXe 3 p
LVD S _B_TXe 3 n
LVD S _B_TXeCLK p
LVD S _B_TXo4n
LVD S _B_TXo 3 p
CTRL_DI S P1
CTRL_DI S P2
CTRL_DI S P 3
CTRL_DI S P4
ITV_I2C_ S DA
ITV_I2C_ S CL
LVD S _B_TXeCLK n
LVD S _B_TXe0p
LVD S _B_TXe0n
LVD S _A_TXe4n
LVD S _A_TXo 3 n
LVD S _A_TXoCLKp
LVD S _A_TXoCLKn
LVD S _A_TXo2p
LVD S _A_TXo2n
TxFPGAe_0n
TxFPGAe_0p
LCD_PWR_ON
S TANDBY
CTRL_DI S P4_ u p
CTRL_DI S P1
CTRL_DI S P 3
CTRL_DI S P4
CTRL_DI S P2
CTRL_DI S P1_ u p
LVD S e_4n
TxFPGAo_4n
TxFPGAe_4n
ITV_I2C_ S CL
ITV_I2C_ S DA
TxFPGAe_ 3 n
TxFPGAo_1n
TxFPGAo_CLKn
TxFPGAo_0p
TxFPGAo_1p
LVD S e_0p
LVD S e_0n
TxFPGAe_CLKp
TxFPGAe_ 3 p
LVD S e_2n
LVD S e_1p
LVD S e_1n
LVD S o_ 3 p
LVD S o_ 3 n
LVD S o_CLKp
LVD S e_4p
LVD S e_ 3 p
LVD S e_ 3 n
LVD S e_CLK p
LVD S e_CLK n
LVD S e_2p
LVD S o_CLKn
LVD S o_2p
LVD S o_2n
LVD S o_1p
LVD S o_1n
LVD S o_0p
LVD S o_0n
CTRL_DI S P1
CTRL_DI S P2
CTRL_DI S P 3
CTRL_DI S P4
LVD S o_4n
LVD S o_4p
B04E B04E
I_17760_009.ep s
1 8 020 8
3 1 3 9 12 3 6 3 49.1