PLX Technology PCI 9054RDK-860, Hardware Reference Manual

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3 3
2 2
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Note: Place the 3 PLCC devices co-incident on the board; that is, they
share common pins and the 20 fits inside the 44 which fits inside the
68.
Prototyping Footprints
91-0002-300-A
300
BLOCK DIAGRAM
PLX TECHNOLOGY
780 Maude Ave, Sunnyvale, CA 94085
Custom
9 11 Friday, July 12, 2002
WWW.PLXTECH.COM
Title
Size Document Number Rev
Date: Sheet of
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D28
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D26
D31
D30
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A16
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A26
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A13
A18
A31
A10
FP2
44 Pin TQFP Footprint
1
2
3
4
5
6
7
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29
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44 43 42 41 40 39 38 37 36 35 34
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FP4
20 Pin PLCC Footprint
4
5
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8
9 10 11 12 13
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FP8
68 Pin PLCC Footprint
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68 67 66 65 64 63 62 61
FP1
44 Pin PLCC Footprint
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44 43 42 41 40
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23 24 25 26 27 28
FP9
44 Pin TQFP Footprint
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44 43 42 41 40 39 38 37 36 35 34
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FP6
20 Pin SOIC Footprint
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FP5
20 Pin SOIC Footprint
1
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13
12
11
J9
2X36 PIN HEADER
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J8
2X36 PIN HEADER
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36
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16 Pin SOIC Footprint
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2
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8 16
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9
FP7
16 Pin SOIC Footprint
1
2
3
4
5
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7
8 16
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1
2
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4
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6
7
8 16
15
14
13
12
11
10
9
A[0:31] 2,3,4,10
D[0:31] 2,3,4,6,10
IRQ7# 3,6,10
TS# 2,3,10
TA# 2,3,10
RD/WR# 2,3,10
BURST# 2,3,10
BDIP# 2,3,10
RETRY# 2,3,10
TEA# 2,3,10
TEST 2,10
POR# 3,8,10
BR# 2,3,10
LCLK 2,4,10
BG# 2,3,10
BB# 2,3,10
BI# 2,3,10
TSIZ1 2,3,10
LLOCKI# 2,10
USERO 2,6,10
TSIZ0 2,3,10
PC14 2,3,6,8,10
BS_B2# 3,6,10
BS_B3# 3,6,10
BS_B0# 3,4,6,10
BS_B1# 3,6,10
GPL_A2# 3,4,6,8,10
GPL_A3# 3,4,6,8,10
GPL_A0# 3,4,6,8,10
GPL_A1# 3,4,6,8,10
BS_A2# 3,4,6,10
BS_A3# 3,4,6,10
BS_A1# 3,4,6,10
BS_A0# 3,4,6,10
IRQ2# 3,6,10
CSFLASH# 3,4,6,10
CS9054# 2,3,10
CSSDRAM# 3,4,6,10
CS4# 3,6,10
CS6# 3,6,10
CS7# 3,6,10
CS5# 3,6,10
GPL_B4# 3,6,8,10
GPL_A5# 3,4,6,8,10
GPL_A4# 3,6,8,10
BIGEND# 2,10
BADDR28 3,10
BADDR30 3,10
BADDR29 3,10
IRQ3# 3,6,10
IRQ0# 3,6,10
LINT# 2,3,10
DP0 2,3,10
DP1 2,3,10
DP3 2,3,10
DP2 2,3,10
MODCK1 3,6,10
SRESET# 3,6,10
MODCK2 3,6,10
HRESET# 3,6,10
CS2# 3,10