10.
Circuit Diagrams and PWB Layouts
10-4-7
NT72567_CI
19530_529_130717.eps
130717
NT72567_CI
B07
B07
2013-05-29
1
715G6092
NT72567_CI
DV11
+5V_STB
PWR_12V
DV33SB
CI_D2
+5V_SW
DV15
GND
CI_D1
PCMCIA Slot
CI_A_6
CI_A6
CI_A_1
CI_A1
CI_INDATA_4
CI_INDATA4
CI_A_4
CI_A4
CI_A_2
CI_A2
CI_A_3
CI_A3
CI_INDATA_5
CI_INDATA5
CI_INDATA_7
CI_INDATA7
CI_A_12
CI_A12
CI_A_5
CI_A5
CI_INDATA_6
CI_INDATA6
CI_INDATA1
CI_A_14
CI_A14
CI_INDATA_3
CI_INDATA3
CI_INDATA_2
CI_INDATA2
CI_INDATA_1
CI_WE#
CI_IREQ#
CI_A_7
CI_A7
CI_OE#
CI_REG#
CI_IORD#
CI_IOWR#
CI_CE1#
CI_WAIT#
CI_RESET
CI_CD1#
CI_D_1
CI_OUTDATA_2
CI_OUTDATA2
CI_D_2
CI_OUTDATA0
CI_INDATA2
CI_A8
CI_D7
CI_INDATA6
CI_INDATA7
CI_OUTDATA3
CI_IOWR#
CI_CE1#
CI_INDATA3
CI_A13
CI_OUTDATA6
CI_A14
CI_INDATA0
CI_OUTDATA2
CI_REG#
CI_INVALID
CI_OUTCLK
CI_OUTSYNC
CI_A10
GPIO
CI_A12
CI_A7
CI_A6
CI_D0
CI_D1
CI_A2
CI_A1
CI_A3
CI_D2
CI_A0
CI_A5
CI_A4
CI_OUTDATA4
CI_INSYNC
CI_D3
CI_INCLK
CI_WE#
CI_OE#
CI_D4
CI_IORD#
CI_OUTDATA7
CI_OUTDATA1
CI_A11
CI_D5
CI_IREQ#
CI_INDATA1
CI_OUTVALID
CI_OUTDATA5
CI_CD1#
CI_WAIT#
CI_A9
CI_D6
CI_CE2#
CI_RESET
CI_WP#
CI_INDATA5
CI_INDATA4
R4283
22R 1/16W 5%
R4299
22R 1/16W 5%
R4166
10K 1/16W 5%
R4293
22R 1/16W 5%
NT72567BG
CI/TS
U401G
NT72567BG-BA
PTSOUT/PTSIN2/DEMODOUT/STSOUT_CLK
B4
PTSOUT/PTSIN2/DEMODOUT/STSOUT_VALID
B3
PTSOUT/PTSIN2/DEMODOUT_D0
B1
PTSOUT/PTSIN2/DEMODOUT_D1
C6
PTSOUT/PTSIN2/DEMODOUT_D2
C5
PTSOUT/PTSIN2/DEMODOUT_D3
C4
PTSOUT/PTSIN2/DEMODOUT_D4
C3
PTSOUT/PTSIN2/DEMODOUT_D5
C2
PTSOUT/PTSIN2/DEMODOUT_D6
C1
PTSOUT/PTSIN2/DEMODOUT_D7
D6
PTSOUT/PTSIN2/DEMODOUT/STSOUT_START
B2
PTSIN1/STSIN1_START/GPB_22
E8
PTSIN1/STSIN1_VALID/GPB_21
F8
PTSIN1/STSIN1_CLK/GPB_20
D9
CI_RST#/GPC_19
E3
CI_REG#/GPC_27
F1
CI_CD#/GPC_20
E2
CI_IORD#/GPC_23
F5
CI_HWR#/GPC_26
F2
CI_HRD#/GPC_25
F3
CI_HWAIT#/GPC_28
G6
CI_CE#/GPC_21
E1
CI_IOWR#/GPC_24
F4
CI_AD0
D5
CI_AD1
D4
CI_AD2
D3
CI_AD3
D2
CI_AD4
D1
CI_AD5
E6
CI_AD6
E5
CI_AD7
E4
CI_A0/ALE0
G5
CI_A1/ALE8
G4
CI_A2
G3
CI_A3
G2
CI_A4
H6
CI_A5
H5
CI_A6
H4
CI_A7
H3
CI_A8
H2
CI_A9
L4
CI_A10/Tensilica_TCK
J6
CI_A11/Tensilica_TMS
J5
CI_A12/Tensilica_TDO
K4
CI_A13/Tensilica_TDI
K5
PTSIN1/STSIN0_ERROR/GPB_19
E9
PTSIN2/DEMODOUT_ERROR
B5
CI_IOINT#/GPC_22
F6
CI_A14/Tensilica_TRST
K6
PTSIN1_D0/STSIN1_DATA
F7
PTSIN1_D1
E7
PTSIN1_D2
D7
PTSIN1_D3
B6
PTSIN1_D4
A6
PTSIN1_D5
A4
PTSIN1_D6
A3
PTSIN1_D7
A2
STSIN0_CLK/GPB_15
F10
STSIN0_VALID/GPB_16
E10
STSIN0_START/GPB_17
D10
STSIN0_DATA/GPB_18
F9
R4162
10K 1/16W 5%
R4288
22R 1/16W 5%
C1301
NC/10PF 50V
R4286
22R 1/16W 5%
R4183
22R 1/16W 5%
R4168
22R 1/16W 5%
R4300
22R 1/16W 5%
FB416
30R 1
1
2
R4199
22R 1/16W 5%
C4161
NC/10PF 50V
R4284
22R 1/16W 5%
R4282
22R 1/16W 5%
R4165
10K 1/16W 5%
PCMCIA
CN159
PCMICA CARD
A15
20
A16
19
CE1#
7
OE#
9
WE#
15
READY#:IREQ#
16
GND
1
GND
34
D0
30
D1
31
D2
32
D3
2
D4
3
D5
4
D6
5
D7
6
A0
29
A1
28
A2
27
A3
26
A4
25
A5
24
A6
23
A7
22
A8
12
A9
11
A10
8
A11
10
A12
21
A13
13
A14
14
WP#
33
VPP1
18
VCC
17
GND
68
CD2#
67
D10
66
D9
65
D8
64
BVD1#:STSCHG
63
BVD2#:SPKR
62
GND
35
CD1#
36
D11
37
D12
38
D13
39
D14
40
D15
41
CE2#
42
VS1#
43
IORD#
44
IOWR#
45
A17
46
A18
47
A19
48
A20
49
A21
50
VCC
51
VPP2
52
A22
53
A23
54
A24
55
A25
56
VS2#
57
RESET
58
WAIT#
59
INPACK
60
REG#
61
69
69
70
70
71
71
72
72
R4169
47R 1/16W 5%
R4163
10K 1/16W 5%
R4297
22R 1/16W 5%
R4191
22R 1/16W 5%
R4164
10K 1/16W 5%
R4294
22R 1/16W 5%
R4167
22R 1/16W 5%
R4285
22R 1/16W 5%
R4198
22R 1/16W 5%
R4161
10K 1/16W 5%
R4291
22R 1/16W 5%
VCC_CI
VCC_CI
VCC_CI
VCC_CI
VCC_CI
+5V_SW 4,5,7,13,15
PWR_12V 4,5,16
DV33SB 4,5,7,11,14,15,16
DV15 4,12
+5V_STB 4,5
DV11 4,14
GND 4,5,6,7,8,9,11,12,13,14,15,16
CI_PWR_EN
13
C1
3
0
3
100N16V
FB131
220R
1
2
U102
G5250M1T1U
OUT
1
GND
2
OC
3
EN
4
IN
5
R1301
4K7 1/16W 5%
R1302
4K7 1/16W 5%
R1303
10K 1/16W 5%
CI_INCLK
C1
3
04
10
u
F 16V
C1302
10uF 16V
CI_INSYNC
CI_INVALID
C1305
NC/10uF 16V
+5V_SW
+5V_SW
CI_OUTSYNC
CI_OUTVALID
CI_OUTCLK
CI Bus Power Control
VCC_CI
CI_OCP
CI_PWR_EN
CI_OUTDATA_2
CI_OUTDATA_1
CI_OUTDATA_0
CI_OUTDATA_7
CI_OUTDATA_6
CI_OUTDATA_5
CI_OUTDATA_4
CI_OUTDATA_3
CI_INDATA_4
CI_INDATA_3
CI_INDATA_2
CI_INDATA_1
CI_INDATA_0
CI_A_7
CI_D_5
CI_INDATA_7
CI_INDATA_6
CI_INDATA_5
CI_A_10
CI_A_0
CI_A_9
CI_D_7
CI_A_8
CI_D_6
CI_A_2
CI_D_0
CI_A_11
CI_A_1
CI_D_2
CI_A_13
CI_A_3
CI_D_1
CI_A_12
CI_A_6
CI_D_4
CI_A_14
CI_A_5
CI_D_3
CI_A_4
CI_WP#
CI_D0
CI_INDATA_0
CI_INDATA0
CI_OUTDATA_6
CI_OUTDATA6
CI_A_8
CI_A8
CI_A_13
CI_A13
CI_A_10
CI_A10
CI_OUTDATA_7
CI_OUTDATA7
CI_D_5
CI_D5
CI_A_11
CI_A11
CI_D_7
CI_D7
CI_D_6
CI_D6
CI_OUTDATA_5
CI_OUTDATA5
CI_A_9
CI_A9
CI_PWR_EN
CI_D_3
CI_D3
CI_OUTDATA_3
CI_OUTDATA3
CI_RESET
CI_WAIT#
CI_IREQ#
CI_CD1#
CI_D_4
CI_D4
CI_OUTDATA_4
CI_OUTDATA4
CI_CE2#
CI_OUTDATA_1
CI_OUTDATA1
CI_D_0
CI_A_0
CI_A0
CI_OUTDATA_0
CI_OUTDATA0