3 Development Board Circuit
3.5 DDR3
DBUG385-1.1E
13(23)
Signal Name
FPGA Pin No. BANK
I/O
Description
strobe
DDR3_CK_EN J2
4
1.5V
Clock Enable
DDR3_CKn
J3
5
1.5V
Differential clock
DDR3_CKp
J1
5
1.5V
Differential clock
DDR3_CSn
P5
4
1.5V
Chip select
DDR3_DQ0
G5
5
1.5V
Data
DDR3_DQ1
F5
5
1.5V
Data
DDR3_DQ2
F4
5
1.5V
Data
DDR3_DQ3
F3
5
1.5V
Data
DDR3_DQ4
E2
5
1.5V
Data
DDR3_DQ5
C1
5
1.5V
Data
DDR3_DQ6
E1
5
1.5V
Data
DDR3_DQ7
B3
5
1.5V
Data
DDR3_DQ8
M3
4
1.5V
Data
DDR3_DQ9
K4
4
1.5V
Data
DDR3_DQ10
N2
4
1.5V
Data
DDR3_DQ11
L1
4
1.5V
Data
DDR3_DQ12
P4
4
1.5V
Data
DDR3_DQ13
H3
4
1.5V
Data
DDR3_DQ14
R1
4
1.5V
Data
DDR3_DQ15
M2
4
1.5V
Data
DDR3_LDM
G1
5
1.5V
Data input mask
DDR3_LDQSn G3
5
1.5V
Data strobe
DDR3_LDQSp G2
5
1.5V
Data strobe
DDR3_ODT
R3
4
1.5V
On-Die Termination
Enable
DDR3_RASn
R4
4
1.5V
Row address
strobe
DDR3_RSTn
B9
6
1.5V
Reset
DDR3_UDM
K5
4
1.5V
Data input mask
DDR3_UDQSn K6
4
1.5V
Data strobe
DDR3_UDQSp J5
4
1.5V
Data strobe
DDR3_WEn
L2
4
1.5V
Write enable
Содержание DK_START_GW2A-LV18PG256C8I7_V2.0
Страница 1: ...DK_START_GW2A LV18PG256C8I7_V2 0 RISC V DEMO_B User Guide DBUG385 1 1E 09 10 2021 ...
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