10-4
Digital Main 1 Schematic Diagram
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B23
B18
C23
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C21
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E16
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D16
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D21
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E17
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E18
E28
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D27
D25
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D23
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E27
E26
D26
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E23
B25
E25
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T2 RESET#
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A15
IC3402
K4B4G1646E-BCNB
M7
A13
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A12/BC#
N7
A8
T8
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N2
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P2
A11
R7
A10/AP
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B10
C13
A10
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A14
E9
C14
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B9
B15
E11
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B13
C11
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C12
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VREFCA
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K9 CKE
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K28
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OPEN
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OPEN
C3440
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C3439
1000P
C3442 OPEN
C3443
OPEN
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OPEN
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OPEN
C3407
OPEN
C3408
OPEN
C3406
OPEN
C3405ZZ
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1
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A
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D
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E
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3
B
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DQM0
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DQS3
F
MCLK
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CSB1
4
2
DQ13
DQ2
DQ6
C
DQ31
ODT
DQ11
DQ18
DQ24
MAIN MICRO CONTROLLER
/DIGITAL SIGNAL PROCESS
MEMORY
I/F
TO DIGITAL
MAIN 5
IC3001(5/8)
DIGITAL MAIN CBA UNIT
DQSB1
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DQSB0
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MRESET
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(DDR3 SDRAM)
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BA2
BA0
CASZ
CONTINUE
DIGITAL 8
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A2
A3
A4
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A6
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A8
A9
A10
A11
A12
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A14
A15
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DDR3-A2-H
DDR3-A11-H
DDR3-A9-H
The order of pins shown in this diagram is different from that of actual IC3001.
IC3001 is divided into eight and shown as IC3001 (1/8) ~ IC3001 (8/8) in this Digital Main Schematic Diagram Section.
1 NOTE:
PL22.06SCD1