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2

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The DDM 4 is a low power 4 digit data display module which usually operates under microprocessor control.

Inputs are CMOS and TTL compatible. Using three inputs; Clock, Data In and Load, it is possible to individually

address each LCD segment, permitting 0 to 9 and A to F to be displayed plus any other combination of the

segments. Hand-held cases for the DDM 4 are available (Veronex hand-held size 3 and OKW Type M and P

enclosures).

• 12.7mm (0.5“) Digit Height

• Easily Interfaced To Microprocessors

• Requires Only Three Control Lines

• 5V LED Backlighting

• Can be Cascaded

• Low Power

• CMOS and TTL Compatible

TIMING DIAGRAM

DC CHARACTERISTICS

PIN FUNCTIONS

AC CHARACTERISTICS

(15) -VE

5 Volt LED backlighting supply terminals.

(16) +VE

(2) VPOS

Positive supply voltage (VDD).

(1) VNEG

Negative supply voltage (VSS).

(3) LOAD

Load input: Causes a parallel load of the data from the shift register to the display latches at logic '1'.

(4) CK

Clock input: The shift register loads, shifts and outputs (DO) on the falling edge.

(5) DI

Data input: A logic '1' on DI causes a segment to be visible.

(6) DO

Data output: To be used for cascading modules.

For cascading: Connect DO to DI of next module. Each module will produce its own display drive. If an external driving signal is

used, connect it to each module's L0 input.

Do not connect backplane outputs together.

(7) L0

LCD driving signal input. Leave open circuit or use for synchronising cascaded modules (see Application diagram *).

(8) BP

Backplane output.

(9) DEGREES

(10) COLON

Inputs for degree, colon and pointer. Note: If not used, tie these inputs to BP.

(11) POINT

Note:

( ) Optional Plug 1 Pin Numbers

D

I

F

GB

t

pw

t

pd

t

ds

t

dh

CK

DI

LOAD

DO

31

32

31

32

1/f

Specification

Symbol Min.

Typ.

Max.

Unit

Supply voltage

V

+3.0

5

+8.5

V

Supply current

I

40

60

A

Operating temperature range

0

50

°C

Input High level

V

0.5V

V

V

Input Low level

V

0

0.1 V

V

Input leakage current

I

0.01

±10

A

Input capacitance

C

5.0

pF

Backlight voltage

V

5

5.5

V

Backlight current

I

50

75

mA

DD

DD

IH

DD

DD

IL

DD

L

I

LMP

LMP

µ

µ

Characteristics

Symbol Min.

Max.

Units

Conditions

Clock rate

f

0

1.5

MHz

50% duty cycle

Data set-up time

t

150

nS

Data change to

CK falling edge

Data hold time

t

50

nS

Load pulse width

t

175

nS

CL=55pF

Data out prop. delay

t

500

nS

ds

dh

pw

pd

DISPLAY SHIFT REGISTER ASSIGNMENT

Note: A segment is visible when a logic '1' is present. For correct operation of the display, 32 bits of data must be clocked in. When

clocking in 32 bits of display data the first input bit is the DP of digit 1 and the last bit is the G segment of digit 4.

AFFECTATION DU REGISTRE A DECALAGE DE L’AFFICHEUR

ZUORDNUNG DES ANZEIGEN-VERSATZREGISTERS

ASSEGNAZIONE DEL REGISTRO A SCORRIMENTO DEL DISPLAY

Note:

Anmerkung:

Nota:

Un segment est visible lorsqu’un ‘1’ logique est présent. Pour une utilisation correcte, 32 bits de données doivent être entrées.

Lorsque 32 bits de données sont transférés le premier bit de donnée est le point décimal du premier caractère et le dernier bit est

le segment G du quatrième caractère.

Ein Segment wird sichtbar, wenn eine logische ‚1' ansteht. Für einen korrekten Betrieb der Anzeige müssen 32 Datenbits

eingetaktet werden. Wenn 32 Anzeigedaten eingetaktet werden, dann ist das erste Eingangsbit der DP der Zahl 1 und das

letzte Bit das G-Segment der Zahl 4.

Un segmento è visibile quando è presente una logica "1". Per garantire il corretto funzionamento del display, devono essere

inseriti 32 bit di dati. Durante l'inserimento di 32 bit di dati, il primo bit introdotto è il DP della digit 1 e l'ultimo bit è il

segmento G della digit 4.

1
2
3
4
5
6
7
8
9

10
11
12
13
14
15
16

G

F

A
B
C

D

E

DP

G

F

A
B
C

D

E

DP

17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32

G

F

A
B
C

D

E

DP

G

F

A
B
C

D

E

DP

DIGIT

CLOCK PULSE

SEGMENT

DIGIT

CLOCK PULSE

SEGMENT

CARACTÈRE

ZAHL

DIGIT

COUP D’HORLOGE

TAKTIMPULS

IMPULSO DI CLOCK

SEGMENT
SEGMENT

SEGMENTO

CARACTÈRE

ZAHL

DIGIT

COUP D’HORLOGE

TAKTIMPULS

IMPULSO DI CLOCK

SEGMENT
SEGMENT

SEGMENTO

Caractère

Caractère

ZAHL 4 'MSD'

(linke Zahl)

(digit sinistro)

Caractère 3

ZAHL 3

Caractère 2

ZAHL 2

Caractère

Caractère

ZAHL 1'LSD'
(rechte Zahl)

(digit destro)

DIGIT 4 'MSD'

(LH digit)

4 'MSD'

(LH

)

DIGIT 4 'MSD'

DIGIT 3

DIGIT 3

DIGIT 2

DIGIT 2

DIGIT 1 'LSD'

(RH digit)

1 'LSD'

(RH

)

DIGIT 1 'LSD'

A

G

D

F

E

DP

B

C

Содержание DDM 4

Страница 1: ...stikclips an der Rückseite des Instruments mit den mitgelieferten Schrauben ab Das Modul ist zum direkten Einbau in Gehäuse vom OKW Typ M P und Veronex Gr 3 ausgeführt Tutte le dimensioni sono espresse in mm pollici Finestra pannello Montare la cornice sulla parte anteriore del pannello ed inserire il misuratore nella cornice introducendolo dal retro del pannello Servendosi delle viti fornite in d...

Страница 2: ...istics Symbol Min Max Units Conditions Clock rate f 0 1 5 MHz 50 duty cycle Data set up time t 150 nS Data change to CK falling edge Data hold time t 50 nS Load pulse width t 175 nS CL 55pF Data out prop delay t 500 nS ds dh pw pd DISPLAY SHIFT REGISTER ASSIGNMENT Note A segment is visible when a logic 1 is present For correct operation of the display 32 bits of data must be clocked in When clocki...

Страница 3: ...a is clocked into the internal shift register DI on the falling edge of the clock CK After 32 bits have been clocked in setting Load to Logic 1 will cause the contents of the register to be displayed on the LCD If Load is kept at Logic 1 then the shift register becomes transparent Any new data that is clocked in will be immediately reflected on the display UTILISATION BETRIEB FUNZIONAMENTO La donn...

Страница 4: ...patibile SCHEMA DI TEMPORIZZAZIONE CARATTERISTICHE C C CARATTERISTICHE C A FUNZIONI DEI PIN Terminali di alimentazione della retroilluminazione a LED a 5 V Tensione di alimentazione positiva VDD Tensione di alimentazione negativa VSS Ingresso di carico causa un carico parallelo dei dati dal registro a scorrimento ai latch del display a logica 1 Ingresso del clock il registro a scorrimento carica t...

Страница 5: ...patibile SCHEMA DI TEMPORIZZAZIONE CARATTERISTICHE C C CARATTERISTICHE C A FUNZIONI DEI PIN Terminali di alimentazione della retroilluminazione a LED a 5 V Tensione di alimentazione positiva VDD Tensione di alimentazione negativa VSS Ingresso di carico causa un carico parallelo dei dati dal registro a scorrimento ai latch del display a logica 1 Ingresso del clock il registro a scorrimento carica t...

Страница 6: ...a is clocked into the internal shift register DI on the falling edge of the clock CK After 32 bits have been clocked in setting Load to Logic 1 will cause the contents of the register to be displayed on the LCD If Load is kept at Logic 1 then the shift register becomes transparent Any new data that is clocked in will be immediately reflected on the display UTILISATION BETRIEB FUNZIONAMENTO La donn...

Страница 7: ...istics Symbol Min Max Units Conditions Clock rate f 0 1 5 MHz 50 duty cycle Data set up time t 150 nS Data change to CK falling edge Data hold time t 50 nS Load pulse width t 175 nS CL 55pF Data out prop delay t 500 nS ds dh pw pd DISPLAY SHIFT REGISTER ASSIGNMENT Note A segment is visible when a logic 1 is present For correct operation of the display 32 bits of data must be clocked in When clocki...

Страница 8: ...stikclips an der Rückseite des Instruments mit den mitgelieferten Schrauben ab Das Modul ist zum direkten Einbau in Gehäuse vom OKW Typ M P und Veronex Gr 3 ausgeführt Tutte le dimensioni sono espresse in mm pollici Finestra pannello Montare la cornice sulla parte anteriore del pannello ed inserire il misuratore nella cornice introducendolo dal retro del pannello Servendosi delle viti fornite in d...

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