Specifications
SPG422 Component Digital Sync Generator User Manual
A–15
Table A–7: Signal characteristics for serial test signal (Option 2 only)
Characteristics
Performance requirements
Reference information
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Standards Conformance
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SMPTE RP 165, SMPTE 259M
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Serial Test Signals
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75% Bars
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See Figures A–8, A–9, and A–10.
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100% Bars
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See Figures A–11, A–12, and A–13.
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Full–field Pluge
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See Figures A–49 and A–50.
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Convergence
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See Figures A–34 & A–35 (H), and A–36 & A–37
(V)
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Bowtie
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See Figures A–43, A–44, and A–45.
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Active Picture Markers
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See Figures A–38 through A–42.
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Multiburst
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See Figures A–29 and A–30.
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Pulse And Bar
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See Figures A–31, A–32, and A–33.
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Ramp
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See Figures A–46, A–47, and A–48.
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Serial Digital Interface (SDI matrix)
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Matrix consists of Bit Slip and Clock Recovery Test
signal and the Equalizer signal per SMPTE RP
178.
Bit Slip stresses the recovery ability of the receiver
clock regenerator by sending a string of twenty 0s
followed by a single 1.
The Equalizer Test signal contains a maximum low
frequency content. It repeats a string of nineteen
0s followed by two 1s.
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Serial Black
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525 and 625 formats available.
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White Bar
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See Figures A–41 and A–42.
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40% Gray (B040000 and above)
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See Figures A–51 and A–52.
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EDH Insertion
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Can be enabled or disabled by user.
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Field Timing Offset Range
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±
1 field
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Relative to the genlock input
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Field Timing Offset Resolution
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Video field increments
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Vertical Timing Offset Range
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±
8 lines
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Relative to the genlock input
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Vertical Timing Offset Resolution
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Video line increments
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