THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
C600
0.1uF
M2_DDR_DQ29
M2_DDR_A5
R605
1K
1%
M2_DDR_BA2
M2_DDR_A11
M2_DDR_BA1
M2_CS0_N
M2_DDR_A10
M2_D_CLK
M2_DDR_DQ17
M2_DDR_DQ26
M2_DDR_A10
M2_DDR_BA1
M2_DDR_A2
M2_CS0_N
M2_DDR_DQ11
M2_DDR_A0
M2_DDR_A0
M2_U_CLKN
M2_DDR_DQ15
M2_DDR_DQ25
M2_DDR_DQ2
M2_DDR_A9
M2_DDR_DQ3
M2_DDR_A9
M2_DDR_BA0
M2_DDR_DQS_N1
M2_DDR_A8
M2_DDR_DQ20
M2_DDR_WEN
M2_DDR_DQS_N2
+1.5V_DDR
+1.5V_DDR
M2_DDR_DQS0
M2_DDR_DQ31
M2_DDR_DQ24
M2_DDR_CASN
M2_U_CLKN
M2_DDR_DQS3
M2_DDR_CKE
M2_DDR_DM1
M2_1_DDR_VREFDQ
M2_DDR_ODT
M2_DDR_A5
R604
1K
1%
M2_DDR_VREFCA
M2_DDR_DQ30
M2_DDR_A12
+1.5V_DDR
M2_DDR_A5
M2_DDR_A6
M2_1_DDR_VREFCA
M2_DDR_RESET_N
M2_DDR_DQ8
M2_DDR_A4
M2_DDR_A14
M2_DDR_A3
+1.5V_DDR
M2_DDR_DM2
M2_DDR_A4
R
6
0
3
1
0
0
M2_DDR_A0
M2_DDR_DQ4
C601
0.1uF
M2_DDR_DQ23
M2_DDR_A4
M2_D_CLKN
M2_DDR_DM3
M2_DDR_A8
M2_DDR_DM0
M2_DDR_DQ1
M2_D_CLK
M2_DDR_A14
M2_DDR_DQ19
M2_DDR_CASN
M2_DDR_DQ10
M2_DDR_ODT
M2_DDR_DQ13
+1.5V_DDR
M2_DDR_A14
M2_DDR_CKE
M2_DDR_DQS2
M2_DDR_VREFDQ
M2_DDR_A3
M2_D_CLKN
M2_U_CLK
M2_DDR_DQ28
M2_DDR_A6
C602
0.1uF
M2_D_CLK
M2_DDR_DQ16
M2_DDR_A13
M2_DDR_VREFCA
M2_DDR_A13
M2_DDR_DQS_N3
M2_DDR_A7
M2_DDR_DQ27
M2_DDR_A2
M2_U_CLK
M2_DDR_DQ7
M2_DDR_BA0
M2_DDR_A9
M2_DDR_A2
R
6
0
9
1
0
0
M2_DDR_VREFDQ
M2_DDR_RASN
M2_DDR_WEN
M2_DDR_A12
R606
1K
1%
M2_DDR_A12
M2_DDR_A11
C603
0.1uF
M2_DDR_DQS_N0
R613
240
1%
M2_DDR_DQ6
M2_DDR_A7
M2_DDR_BA2
M2_U_CLK
R610
1K
1%
M2_DDR_DQ18
M2_1_DDR_VREFDQ
M2_U_CLKN
M2_DDR_A8
M2_DDR_A1
M2_DDR_RASN
M2_DDR_DQ5
R611
1K
1%
M2_DDR_BA0
R615
240
1%
M2_DDR_BA2
+1.5V_DDR
M2_DDR_DQ0
M2_DDR_DQS1
M2_DDR_DQ22
M2_DDR_A7
M2_DDR_DQ14
M2_DDR_BA1
R601
1K
1%
M2_D_CLKN
M2_DDR_A1
M2_DDR_A11
M2_DDR_RESET_N
M2_DDR_DQ9
M2_DDR_DQ12
R607
1K
1%
M2_1_DDR_VREFCA
M2_DDR_A3
M2_DDR_DQ21
M2_DDR_A10
M2_DDR_A6
R600
1K
1%
M2_DDR_A13
M2_DDR_A1
M2_DDR_DQ19
M2_DDR_DQ15
M2_DDR_DQ30
M2_DDR_DQ17
M2_DDR_DQ16
M2_DDR_DQ23
M2_DDR_DQ20
M2_DDR_DQ21
M2_DDR_DQ27
M2_DDR_DQ22
M2_DDR_DQ29
M2_DDR_DQ28
M2_DDR_DQ14
M2_DDR_DQ24
M2_DDR_DQ26
M2_DDR_DQ18
M2_DDR_DQ31
M2_DDR_DQ25
M2_DDR_DM0
M2_DDR_DM2
M2_DDR_DM3
M2_DDR_DM1
M2_DDR_DQS_N1
M2_DDR_DQS_N2
M2_DDR_DQS_N0
M2_DDR_DQS_N3
M2_DDR_DQS2
M2_DDR_DQS3
M2_DDR_DQS1
M2_DDR_DQS0
R617
240
1%
M2_DDR_CASN
M2_DDR_WEN
M2_DDR_RASN
M2_DDR_ODT
M2_CS0_N
M2_DDR_CKE
M2_DDR_DQ4
M2_DDR_DQ7
M2_DDR_DQ11
M2_DDR_DQ2
M2_DDR_DQ5
M2_DDR_DQ12
M2_DDR_DQ1
M2_DDR_DQ10
M2_DDR_DQ3
M2_DDR_DQ0
M2_DDR_DQ9
M2_DDR_DQ8
M2_DDR_DQ13
M2_DDR_DQ6
DDR_RET
+1.5V_DDR
C604
0.1uF
16V
C605
0.1uF
16V
C606
0.1uF
16V
IC100
LG1210D-B0(H15D-B0)
M2_DDR_A0
N5
M2_DDR_A1
U5
M2_DDR_A2
L5
M2_DDR_A3
J5
M2_DDR_A4
W4
M2_DDR_A5
K4
M2_DDR_A6
W5
M2_DDR_A7
K5
M2_DDR_A8
V4
M2_DDR_A9
M5
M2_DDR_A10
Y4
M2_DDR_A11
U4
M2_DDR_A12
T4
M2_DDR_A13
M4
M2_DDR_A14
V5
M2_DDR_A15/M2_DDR_CS1
H5
M2_DDR_BA0
J4
M2_DDR_BA1
Y5
M2_DDR_BA2
N4
M2_DDR_U_CLK
V3
M2_DDR_U_CLKN
V2
M2_DDR_D_CLK
J3
M2_DDR_D_CLKN
J2
M2_DDR_CKE
T5
M2_DDR_CS0
R5
M2_DDR_ODT
G5
M2_DDR_RASN
G4
M2_DDR_CASN
H4
M2_DDR_WEN
R4
M2_DDR_RESET_N
L4
M2_DDR_ZQCAL
D3
M2_DDR_DQS0
H2
M2_DDR_DQS_N0
H3
M2_DDR_DQS1
K2
M2_DDR_DQS_N1
K1
M2_DDR_DQS2
U2
M2_DDR_DQS_N2
U3
M2_DDR_DQS3
W2
M2_DDR_DQS_N3
W1
M2_DDR_DM0
L1
M2_DDR_DM1
H1
M2_DDR_DM2
Y1
M2_DDR_DM3
U1
M2_DDR_DQ0
F2
M2_DDR_DQ1
N2
M2_DDR_DQ2
E3
M2_DDR_DQ3
M3
M2_DDR_DQ4
E1
M2_DDR_DQ5
N1
M2_DDR_DQ6
E2
M2_DDR_DQ7
N3
M2_DDR_DQ8
M2
M2_DDR_DQ9
G2
M2_DDR_DQ10
L3
M2_DDR_DQ11
F3
M2_DDR_DQ12
K3
M2_DDR_DQ13
G1
M2_DDR_DQ14
L2
M2_DDR_DQ15
G3
M2_DDR_DQ16
R2
M2_DDR_DQ17
AA3
M2_DDR_DQ18
P3
M2_DDR_DQ19
AB2
M2_DDR_DQ20
P1
M2_DDR_DQ21
AB1
M2_DDR_DQ22
P2
M2_DDR_DQ23
AB3
M2_DDR_DQ24
AA2
M2_DDR_DQ25
T2
M2_DDR_DQ26
Y3
M2_DDR_DQ27
R3
M2_DDR_DQ28
W3
M2_DDR_DQ29
T1
M2_DDR_DQ30
Y2
M2_DDR_DQ31
T3
M2_RET
AA4
M2_DDR_RESET_N
H5TQ4G63AFR-RDC
IC600
H15_DDR_Hynix_29n
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
A13
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
A14
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
H5TQ4G63AFR-RDC
IC602
H15_DDR_Hynix_29n
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
A13
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
A14
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
H5TQ4G63CFR_RDC
IC600-*1
H15_DDR_Hynix_25n
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
A13
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
A14
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
H5TQ4G63CFR_RDC
IC602-*1
H15_DDR_Hynix_25n
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
A13
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
A14
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
C607
4.7uF
10V
C608
4.7uF
10V
C609
4.7uF
10V
C610
4.7uF
10V
C611
0.1uF
16V
C612
0.1uF
16V
C613
0.1uF
16V
C614
0.1uF
16V
C615
0.1uF
16V
C616
0.1uF
16V
C617
0.1uF
16V
C618
0.1uF
16V
C619
0.1uF
16V
C620
0.1uF
16V
C621
0.1uF
16V
C622
0.1uF
16V
+1.5V_DDR
DDR3
4Gbit
(x16)
DDR3
4Gbit
(x16)
Place PCB TOP FOR APPLYING EMI SIMULATION RESULT
Place M2 POWER PLANE
Copyright ⓒ 2014 LG Electronics. Inc. All right reserved.
Only for training and service purposes
LGE Internal Use Only
Summary of Contents for AUSYLJR
Page 64: ......