Circuit Diagrams and PWB Layouts
125
7.
SSB (with HC Diversity): FPGA 1080P: Power & Control
OUT
IN
INH
BP
COM
DATA
GND
A
S
DI
DCLK
C
S
_
VCC
COM
OUT
IN
COM
OUT
IN
7FA5 E2
2FE4 C2
2
1
2FB5 B
3
2FB6 B
3
2FB7 B4
2FB9 B2
2FA6 B6
2FA7 B6
2FA
8
E2
2FD0 C2
2FD1 C2
2FD2 C2
2FD
3
C2
5FA
8
D1
2FD5 C
3
2FD6 C
3
2FD7 C
3
6FA6 E1
6FA7 E1
7FA0 C
8
2FB2 B2
FPGA 10
8
0p: POWER + CONTROL
2FE7 C4
2FE5 C
3
2FE6 C
3
3
FA2 B
8
3
FA
3
E6
FFB0 D
3
3
FA5 E5
3
FA6 E5
3
FA7 E5
IFA2 A6
IFA
3
A6
IFA6 B
8
E
7FA4 B6
7FA
3
A6
7FA1 B9
2FE
3
C2
2FE2 C2
3
FB9 E6
2FC0 B2
2FC1 C
8
2FC2 E2
5FA1 A7
5FA2 A1
5FA6 B1
5FA7 C1
IFA9 A6
5FB1 A1
5FB2 A1
6FA0 A
8
IFB1 A1
IFB2 B6
IFB
3
E2
2FE1 C2
1FA0 E4
2FA0 A2
2FA1 A2
6
2FB
3
B
3
2FB4 B
3
2FA2 A2
2FA
3
A2
2FA4 A
3
2FA5 B5
2FD4 C
3
2FA9 A2
2FB0 B2
2FB1 B2
2FD
8
C2
2FD9 C
3
2FE0 C2
3
4
5
7FK1 C6
9FA1 D1
9FA2 E1
2FF
3
D2
2FF4 D2
2FF5 B4
2FF6 D2
5
6
7
3
FA0 A
8
3
FA1 A7
FFB1 E
3
FFB2 C7
IFA1 A6
3
FC6 B
8
3
FC7 C
8
3
FC
8
C
8
IFA7 C
8
2FF0 D2
2FF1 A5
2FF2 A5
1
2
3
4
7
8
9
8
9
A
B
3
FA4 E6
D
E
A
3
FA
8
E5
3
FB2 B
8
3
FB
8
E5
C
B
C
D
FFA0 A
3
FFA1 B4
FFA2 B4
FFA
3
C
3
2FF7 D2
2FK7 C5
2FK
8
C5
FFA7 C
8
FFA
8
E4
FFA9 E4
FFAA C9
FFA4 E4
FFA5 E4
FFA6 E4
2F
A0
1
u
0
4
2
1
3
5
+
3
V
3
7FA4
LD
3
9
8
5M25
100R
3
FA7
3
FA6
100R
25V
220
u
2FC0
2FF6
S
TP
S
2L
3
0A
6FA6
10n
2FD
3
10n
IFA1
2F
A2
5FA1
3
0R
10n
5FB2
220R
2FE4
10n
2FK
8
3
FB2
100n
2FE5
10K
10n
8
IFA9
5
1
2
6
4
3
7
+
3
V
3
-FPGA
Φ
S
CD
7FA
3
EPC
S
4
S
I
8
3
FA
1
10K
1
3
2
+
3
V
3
BC
8
47BW
7FA0
IFB2
+2V5-
S
TAB
10n
1
u
0
2F
A7
FFA0
2FF0
10n
2FB5
3
0R
5FA
8
FFB1
+1V2-
S
TAB
10n
2FF
3
FFA2
10n
FFA
8
2FD2
3
FA
2
100K
2F
A4
10n
1
3
2
10n
2FF4
7FA5
LD1117DT12
2FC1
1
u
0
2FE7
10n
IFB
3
10n
FFA5
2FF2
FFA9
10n
2FE
3
10n
2FD9
+2V5-
S
TAB
2FK7
100
u
16V
1
u
0
2F
A6
FFA6
10n
2F
A1
+
3
V
3
-FPGA
3
K
3
3
FA
0
1
u
0
2FE0
2FB0
4
u
7
2FB1
10n
+
3
V
3
+2V5
10n
2FF7
6FA7
S
TP
S
2L
3
0A
3
FC6
100K
1
3
2
LD1117DT25
7FK1
BC
8
47BW
7FA1
2FD4
10n
FFB2
220R
5FB1
1
u
0
2FD0
4
u
7
2FB9
10n
2FB
3
FFA7
220R
5F
A2
4
5
6
7
8
9
1112
1FA0
1
10
2
3
IFA
3
10n
2F
A
3
9FA1
+
3
V
3
9FA2
100K
3
FC
8
2FD5
10n
6F
A0
S
ML-
3
10
2FD1
10n
2FB7
10n
2FE1
10n
2F
A9
4
u
7
10n
2FB2
2FE2
10n
2FE6
10n
3
FA
4
3
FB9
1K0
FFA4
1K0
3
FC7
100K
IFA2
FFA
3
IFA6
3
0R
5FA7
FFAA
IFA7
+1V2-
S
TA B
100n
2F
A5
10n
2FD7
100R
3
FB
8
2F
A
8
100n
1K0
3
FA
5
1K0
3
FA
3
RE
S
2FD6
10n
10n
2FF1
3
FA
8
100R
FFB0
2FD
8
10n
2FB6
10n
2FC2
1
u
0
2FF5
22
u
FFA1
RE
S
IFB1
5FA6
3
0R
10n
2FB4
+Vin-FPGA
DATA0
+
3
V
3
+
3
V
3
+1V2-FPGA
A
S
DO
nC
S
O
DCLK
nCONFIG
+
3
V
3
-FPGA
ON-MODE
+
3
V
3
-FPGA
+
3
V
3
CONF-DONE
FPGA_TCK
FPGA_TDI
FPGA_TDO
FPGA_TM
S
+
3
V
3
-FPGA
+
3
V
3
-FPGA
+
3
V
3
-FPGA
+2V5o
u
t-FPGA
+1V2-PLL
B09C
B09C
I_17501_07
3
.ep
s
2
8
070
8
3
1
3
9 2
83
3
00
3
.1