LG 55UB820T, Service Manual

Page: 47 / 89

THERMAL
THE SYMBOL MARK OF THIS SCHEMETIC DIAGRAM INCORPORATES
SPECIAL FEATURES IMPORTANT FOR PROTECTION FROM X-RADIATION.
FIRE AND ELECTRICAL SHOCK HAZARDS, WHEN SERVICING IF IS
ESSENTIAL THAT ONLY MANUFACTURES SPECIFIED PARTS BE USED FOR
THE CRITICAL COMPONENTS IN THE SYMBOL MARK OF THE SCHEMETIC.
B_DDR3_DQ[7]
A_DDR3_DQ[29]
A_DDR3_DQ[23]
B_DDR3_DQ[22]
A_DDR3_DQ[5]
A_DDR3_DQ[15]
B_DDR3_DQ[27]
B_DDR3_DQ[13]
A_DDR3_DQ[28]
B_DDR3_DQ[18]
B_DDR3_DQ[26]
B_DDR3_DQ[23]
A_DDR3_DQ[27]
B_DDR3_DQ[15]
A_DDR3_DQ[21]
A_DDR3_DQ[25]
A_DDR3_DQ[3]
B_DDR3_A[3]
A_DDR3_DQ[24]
B_DDR3_DQ[6]
B_DDR3_A[6]
B_DDR3_DQ[22]
B_DDR3_DQ[27]
B_DDR3_DQ[24]
A_DDR3_DQ[30]
A_DDR3_DQ[23]
B_DDR3_DQ[0]
B_DDR3_DQ[12]
B_DDR3_DQ[23]
A_DDR3_DQ[28]
B_DDR3_DQ[11]
B_DDR3_DQ[20]
A_DDR3_DQ[21]
A_DDR3_DQ[31]
B_DDR3_DQ[31]
B_DDR3_DQ[4]
A_DDR3_DQ[16]
B_DDR3_DQ[25]
A_DDR3_DQ[19]
A_DDR3_DQ[1]
A_DDR3_DQ[12]
A_DDR3_DQ[4]
B_DDR3_DQ[24]
B_DDR3_DQ[30]
B_DDR3_A[5]
B_DDR3_DQ[1]
A_DDR3_DQ[26]
B_DDR3_DQ[15]
B_DDR3_DQ[14]
B_DDR3_DQ[10]
B_DDR3_DQ[17]
A_DDR3_DQ[10]
A_DDR3_DQ[1]
B_DDR3_DQ[3] B_DDR3_DQ[21]
A_DDR3_DQ[13]
A_DDR3_DQ[26]
B_DDR3_DQ[29]
B_DDR3_DQ[20]
B_DDR3_DQ[0]
A_DDR3_DQ[11]
B_DDR3_DQ[2]
A_DDR3_DQ[12]
A_DDR3_DQ[8]
A_DDR3_DQ[0]
B_DDR3_DQ[19]
B_DDR3_A[8]
B_DDR3_DQ[31]
B_DDR3_DQ[28]
B_DDR3_A[12]
B_DDR3_DQ[3]
B_DDR3_DQ[18]
A_DDR3_DQ[9]
A_DDR3_DQ[18]
B_DDR3_DQ[14]
A_DDR3_DQ[2]
A_DDR3_DQ[27]
B_DDR3_DQ[1]
A_DDR3_DQ[0]
A_DDR3_DQ[22]
B_DDR3_A[7]
B_DDR3_DQ[28]
A_DDR3_DQ[3]
A_DDR3_DQ[25]
B_DDR3_A[10]
B_DDR3_A[4]
B_DDR3_DQ[25]
A_DDR3_DQ[18]
B_DDR3_A[0]
A_DDR3_DQ[10]
A_DDR3_DQ[6]
B_DDR3_A[13]
A_DDR3_DQ[2]
A_DDR3_DQ[15]
B_DDR3_DQ[30]
B_DDR3_DQ[8]
A_DDR3_DQ[30]
B_DDR3_A[11]
B_DDR3_A[15]
B_DDR3_DQ[19]
A_DDR3_DQ[24]
A_DDR3_DQ[22] A_DDR3_DQ[20]
A_DDR3_DQ[8]
B_DDR3_DQ[2]
B_DDR3_A[14]
A_DDR3_DQ[5]
A_DDR3_DQ[6]
A_DDR3_DQ[7]
A_DDR3_DQ[16]
B_DDR3_DQ[29]
A_DDR3_DQ[14]
B_DDR3_A[1]
A_DDR3_DQ[20]
B_DDR3_DQ[10]
A_DDR3_DQ[29]
A_DDR3_DQ[31]
B_DDR3_DQ[11]
B_DDR3_DQ[16]
A_DDR3_DQ[19]
B_DDR3_DQ[5]
B_DDR3_DQ[6]
B_DDR3_DQ[17]
A_DDR3_DQ[13]
A_DDR3_DQ[7]
A_DDR3_DQ[14]
B_DDR3_A[9]
B_DDR3_DQ[9]
A_DDR3_DQ[4]
B_DDR3_DQ[26]
B_DDR3_A[2]
B_DDR3_DQ[21]
B_DDR3_DQ[7]
A_DDR3_DQ[11]
A_DDR3_DQ[17]
B_DDR3_DQ[8]
B_DDR3_DQ[13]
B_DDR3_DQ[5]
B_DDR3_DQ[12]
A_DDR3_DQ[9]
A_DDR3_DQ[17]
B_DDR3_DQ[16]
B_DDR3_DQ[9]
B_DDR3_DQ[4]
B_DDR3_A[12]
A_DDR3_RESET
U_MVREFCA_A0
R13135 240
1%
A_DDR3_CKE
A_DDR3_ODT
B_DDR3_DM3
R13122
56
B_DDR3_A[1]
B_DDR3_DQS2B
+1.5V_U_DDR
C13178
0.1uF
16V
R13118
1K
1%
A_DDR3_A[14]
C13110
10uF
C13116
0.1uF
16V
B_DDR3_A[14]
R13108
1K
1%
A_DDR3_CSB1
+1.5V_U_DDR
A_DDR3_A[1]
A_DDR3_BA[2]
C13103
0.1uF
16V
A_DDR3_MCLK
B_DDR3_RESET
B_DDR3_MCLK
IC13100
TPS51200DRCR
3
VO
2
VLDOIN
4
PGND
1
REFIN
5
VOSNS
6
REFOUT
7
EN
8
GND
9
PGOOD
10
VIN
11
[EP]
A_DDR3_A[1]
A_DDR3_A[14]
DDR_VTT_URSA_0
A_DDR3_DQS3
B_DDR3_A[0-15]
A_DDR3_DM2
C13164
0.1uF
16V
C13132
0.1uF
16V
B_DDR3_A[10]
B_DDR3_DQ[0-15]
B_DDR3_A[3]
C13194
10uF
10V
R13100
10K 1%
B_DDR3_DQS0
AR13104
100
A_DDR3_WEZ
A_DDR3_A[14]
AR13112
100
C13212
1uF
25V
B_DDR3_A[9]
B_DDR3_BA[0]
A_DDR3_A[0]
A_DDR3_A[6]
U_MVREFCA_B1
C13206
0.1uF
16V
A_DDR3_DM1
B_DDR3_RASZ
A_DDR3_ODT
B_DDR3_DQS0B
R13124
56
A_DDR3_BA[2]
B_DDR3_WEZ
B_DDR3_RASZ
B_DDR3_DQS2B
U_MVREFCA_A0
B_DDR3_A[9]
R13113
1K
A_DDR3_CSB2
B_DDR3_A[7]
A_DDR3_A[3]
A_DDR3_DM1
B_DDR3_DQS2
A_DDR3_DQ[0-15]
B_DDR3_CKE
B_DDR3_DQS3
C13158
0.1uF
16V
C13214
0.1uF
16V C13117
0.1uF
16V
B_DDR3_MCLKZ
L13102
BLM18PG121SN1D
C13137
0.1uF
16V
C13192
0.1uF
16V
C13221
0.1uF
B_DDR3_DQS3
C13126
0.1uF
16V
A_DDR3_A[2]
C13107
0.1uF
16V
C13234
0.01uF
C13172
1uF
25V
C13189
0.1uF
16V
B_DDR3_DQS2
AR13107
100
B_DDR3_A[8]
A_DDR3_A[4]
A_DDR3_A[5]
L13100
CIS21J121
C13186
0.1uF
16V
B_DDR3_CASZ
B_DDR3_DQS1B
A_DDR3_A[7]
C13229
1000pF
A_DDR3_ODT
R13125
56
A_DDR3_DQS0
B_DDR3_A[7]
B_DDR3_MCLK
A_DDR3_CSB1
A_DDR3_CKE
C13202
0.1uF
C13174
0.1uF
16V
C13195
0.1uF
16V
B_DDR3_DQS1B
C13196
0.1uF
16V
A_DDR3_A[9]
A_DDR3_BA[1]
A_DDR3_DQS3B
A_DDR3_CASZ
A_DDR3_MCLKZ
B_DDR3_A[2]
R13120
1K
1%
B_DDR3_BA[0]
A_DDR3_A[14]
A_DDR3_DQS0
C13106
0.1uF
16V
B_DDR3_A[3]
A_DDR3_DM2
C13144
0.1uF
16V
B_DDR3_A[5]
B_DDR3_RASZ
R13112
1K
DDR_VTT_URSA
+1.5V_U_DDR
C13230
1000pF
B_DDR3_A[6]
A_DDR3_CASZ
B_DDR3_A[0]
C13170
0.1uF
16V
+1.5V_U_DDR
B_DDR3_BA[0]
C13101
10uF
10V
C13179
0.1uF
16V
A_DDR3_A[15]
C13224
0.1uF
16V
C13123
22uF
10V
B_DDR3_DQ[16-31]
B_DDR3_A[14]
B_DDR3_ODT
+1.5V_U_DDR
C13154
0.1uF
16V
B_DDR3_DQS0B
DDR_VTT_URSA_1
B_DDR3_RESET
A_DDR3_A[8]
U_MVREFCA_A1
B_DDR3_DQS1
A_DDR3_DQ[0-15]
A_DDR3_MCLK
AR13111
100
A_DDR3_A[3]
A_DDR3_WEZ
C13135
0.1uF
16V
C13105
0.1uF
16V
AR13105
100 AR13103
100
C13112
1uF
25V
DDR_VTT_URSA_1
B_DDR3_BA[1]
A_DDR3_RESET
DDR_VTT_URSA
C13108
0.1uF
16V
B_DDR3_DM1
A_DDR3_RESET
A_DDR3_WEZ
A_DDR3_RASZ
A_DDR3_CASZ
C13113
10uF
A_DDR3_A[11]
B_DDR3_BA[1]
R13111
1K
1%
A_DDR3_DQS3
B_DDR3_CKE
A_DDR3_A[8]
A_DDR3_CKE
A_DDR3_RASZ
A_DDR3_BA[2]
A_DDR3_DM0
C13102
0.1uF
16V
C13146
0.1uF
16V
+1.5V_U_DDR
C13100
10uF
10V C13115
1uF
25V
B_DDR3_A[4]
R13121
1K
1%
A_DDR3_BA[0]
A_DDR3_RESET
B_DDR3_DM2
B_DDR3_CSB2
C13181
1uF
25V
B_DDR3_WEZ
A_DDR3_DQS3B
R13123
56
B_DDR3_A[13]
A_DDR3_CSB2
C13198
0.1uF
16V
B_DDR3_ODT
A_DDR3_A[4]
+3.3V_NORMAL
R13109
1K
1%
A_DDR3_BA[0]
A_DDR3_A[6]
C13233
0.01uF
R13110
1K
1%
C13156
0.1uF
16V
B_DDR3_DQS0
B_DDR3_DQS1
C13162
10uF
10V
A_DDR3_A[11]
B_DDR3_A[2]
C13147
0.1uF
C13122
1000pF
B_DDR3_DM3
A_DDR3_A[12]
A_DDR3_DQS2
U_MVREFCA_B1
C13222
0.1uF
A_DDR3_A[2]
AR13101
100
A_DDR3_MCLK
B_DDR3_MCLKZ
A_DDR3_A[13]
A_DDR3_A[10]
+1.5V_U_DDR
+1.5V_U_DDR
C13226
1uF
25V
L13103
BLM18PG121SN1D
C13209
1000pF
B_DDR3_CKE
U_MVREFCA_B0
B_DDR3_BA[2]
C13199
10uF
10V
A_DDR3_A[12]
U_MVREFCA_B0
A_DDR3_DQS1
AR13109
100
A_DDR3_BA[1]
B_DDR3_WEZ
A_DDR3_DQS1B
A_DDR3_RASZ
B_DDR3_DQ[0-15]
AR13100
100
B_DDR3_RESET
A_DDR3_A[12]
AR13110
100
B_DDR3_MCLK
R13126 240
1%
B_DDR3_A[6]
B_DDR3_A[10]
AR13108
100
A_DDR3_A[10]
L13101
CIS21J121
A_DDR3_A[5]
A_DDR3_MCLKZ
A_DDR3_DQ[16-31]
B_DDR3_CSB2
R13102
1K
AR13102
100
A_DDR3_A[7]
A_DDR3_A[0]
C13109
0.1uF
16V
C13201
0.1uF
+1.5V_U_DDR
B_DDR3_BA[2]
A_DDR3_DQS2B
A_DDR3_DQ[16-31]
B_DDR3_CASZ
A_DDR3_MCLKZ
B_DDR3_DM0
+1.5V_U_DDR
+1.5V_U_DDR
+1.5V_U_DDR
A_DDR3_A[9]
A_DDR3_A[9]
B_DDR3_DQS3B
+1.5V_U_DDR
B_DDR3_ODT
A_DDR3_DM0
B_DDR3_RESET
U_MVREFCA_A1
A_DDR3_A[11]
AR13113
100
B_DDR3_A[1]
+1.5V_U_DDR
A_DDR3_A[2]
A_DDR3_BA[1]
B_DDR3_A[13]
A_DDR3_DQS0B
B_DDR3_DQ[16-31]
C13104
0.1uF
16V
B_DDR3_A[5]
B_DDR3_CSB1
A_DDR3_DQS0B
C13210
1000pF
A_DDR3_DQS1
AR13106
100
A_DDR3_A[5]
R13101
10K
1%
A_DDR3_BA[0]
R13127 240
1%
B_DDR3_CSB1
B_DDR3_A[14]
C13111
10uF
A_DDR3_A[1]
B_DDR3_BA[1]
C13218
0.1uF
16V
C13184
0.1uF
16V C13176
0.1uF
16V
B_DDR3_A[12]
A_DDR3_A[3]
C13128
0.1uF
16V
B_DDR3_DM1
C13216
0.1uF
16V
C13151
0.1uF
16V
A_DDR3_A[8]
A_DDR3_CKE
A_DDR3_A[0]
B_DDR3_DQS3B
A_DDR3_A[15]
+1.5V_U_DDR
A_DDR3_DQS2B
C13150
4700pF
DDR_VTT_URSA_0
A_DDR3_A[10]
B_DDR3_A[4]
+1.5V_U_DDR
A_DDR3_A[13]
DDR_VTT_URSA
A_DDR3_A[7]
A_DDR3_A[6]
B_DDR3_BA[2]
R13103
1K
B_DDR3_CASZ
+1.5V_U_DDR
B_DDR3_A[0]
A_DDR3_DQS2
A_DDR3_A[15]
B_DDR3_A[8]
C13232
0.1uF
16V C13204
0.1uF
16V
A_DDR3_DM3
A_DDR3_DM3
B_DDR3_DM0
B_DDR3_A[11]
A_DDR3_A[4]
R13134 240
1%
B_DDR3_A[15]
B_DDR3_A[11]
B_DDR3_DM2
B_DDR3_A[15]
+1.5V_U_DDR
R13119
1K
1%
A_DDR3_DQS1B
+1.5V_U_DDR
B_DDR3_MCLKZ
A_DDR3_A[13]
B_DDR3_CKE
H5TQ1G63EFR-RDC
IC2900
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
NC_7
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
NC_6
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
H5TQ1G63EFR-RDC
IC2700
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
NC_7
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
NC_6
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
H5TQ1G63EFR-RDC
IC2800
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
NC_7
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
NC_6
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
H5TQ1G63EFR-RDC
IC2600
A0
N3
A1
P7
A2
P3
A3
N2
A4
P8
A5
P2
A6
R8
A7
R2
A8
T8
A9
R3
A10/AP
L7
A11
R7
A12/BC
N7
NC_7
T3
NC_5
M7
BA0
M2
BA1
N8
BA2
M3
CK
J7
CK
K7
CKE
K9
CS
L2
ODT
K1
RAS
J3
CAS
K3
WE
L3
RESET
T2
DQSL
F3
DQSL
G3
DQSU
C7
DQSU
B7
DML
E7
DMU
D3
DQL0
E3
DQL1
F7
DQL2
F2
DQL3
F8
DQL4
H3
DQL5
H8
DQL6
G2
DQL7
H7
DQU0
D7
DQU1
C3
DQU2
C8
DQU3
C2
DQU4
A7
DQU5
A2
DQU6
B8
DQU7
A3
VREFCA
M8
VREFDQ
H1
ZQ
L8
VDD_1
B2
VDD_2
D9
VDD_3
G7
VDD_4
K2
VDD_5
K8
VDD_6
N1
VDD_7
N9
VDD_8
R1
VDD_9
R9
VDDQ_1
A1
VDDQ_2
A8
VDDQ_3
C1
VDDQ_4
C9
VDDQ_5
D2
VDDQ_6
E9
VDDQ_7
F1
VDDQ_8
H2
VDDQ_9
H9
NC_1
J1
NC_2
J9
NC_3
L1
NC_4
L9
NC_6
T7
VSS_1
A9
VSS_2
B3
VSS_3
E1
VSS_4
G8
VSS_5
J2
VSS_6
J8
VSS_7
M1
VSS_8
M9
VSS_9
P1
VSS_10
P9
VSS_11
T1
VSS_12
T9
VSSQ_1
B1
VSSQ_2
B9
VSSQ_3
D1
VSSQ_4
D8
VSSQ_5
E2
VSSQ_6
E8
VSSQ_7
F9
VSSQ_8
G1
VSSQ_9
G9
IC2500
LGE7411(URSA9)
A_DDR3_A0
F14
A_DDR3_A1
B13
A_DDR3_A2
E13
A_DDR3_A3
D13
A_DDR3_A4
C14
A_DDR3_A5
F13
A_DDR3_A6
C13
A_DDR3_A7
B10
A_DDR3_A8
A12
A_DDR3_A9
C10
A_DDR3_A10
A14
A_DDR3_A11
B12
A_DDR3_A12
F15
A_DDR3_A13
C11
A_DDR3_A14
C12
A_DDR3_A15
D17
A_DDR3_BA0
E14
A_DDR3_BA1
B14
A_DDR3_BA2
E15
A_DDR3_RASZ
E17
A_DDR3_CASZ
C17
A_DDR3_WEZ
C16
A_DDR3_ODT
F17
A_DDR3_CKE
C15
A_DDR3_RESETB
B11
A_DDR3_MCLK
B16
A_DDR3_MCLKZ
A16
A_DDR3_CSB1
C9
A_DDR3_CSB2
A9
A_DDR3_DQ0
D23
A_DDR3_DQ1
A19
A_DDR3_DQ2
E22
A_DDR3_DQ3
B18
A_DDR3_DQ4
C23
A_DDR3_DQ5
C18
A_DDR3_DQ6
B22
A_DDR3_DQ7
A18
A_DDR3_DQ8
E19
A_DDR3_DQ9
B21
A_DDR3_DQ10
F18
A_DDR3_DQ11
C22
A_DDR3_DQ12
D20
A_DDR3_DQ13
F22
A_DDR3_DQ14
E18
A_DDR3_DQ15
D22
A_DDR3_DM0
B19
A_DDR3_DM1
E21
A_DDR3_DQS0
A21
A_DDR3_DQS0B
B20
A_DDR3_DQS1
C20
A_DDR3_DQS1B
C19
A_DDR3_DQ16
B27
A_DDR3_DQ17
A24
A_DDR3_DQ18
C27
A_DDR3_DQ19
C24
A_DDR3_DQ20
A28
A_DDR3_DQ21
E24
A_DDR3_DQ22
B28
A_DDR3_DQ23
B23
A_DDR3_DQ24
D25
A_DDR3_DQ25
E27
A_DDR3_DQ26
C25
A_DDR3_DQ27
D28
A_DDR3_DQ28
E26
A_DDR3_DQ29
E28
A_DDR3_DQ30
E25
A_DDR3_DQ31
C28
A_DDR3_DM2
B24
A_DDR3_DM3
B26
A_DDR3_DQS2
B25
A_DDR3_DQS2B
A25
A_DDR3_DQS3
D26
A_DDR3_DQS3B
C26
B_DDR3_A0
H27
B_DDR3_A1
G31
B_DDR3_A2
G28
B_DDR3_A3
G29
B_DDR3_A4
H30
B_DDR3_A5
G27
B_DDR3_A6
G30
B_DDR3_A7
D31
B_DDR3_A8
F32
B_DDR3_A9
D30
B_DDR3_A10
H32
B_DDR3_A11
F31
B_DDR3_A12
J27
B_DDR3_A13
E30
B_DDR3_A14
F30
B_DDR3_A15
L29
B_DDR3_BA0
H28
B_DDR3_BA1
H31
B_DDR3_BA2
J28
B_DDR3_RASZ
L28
B_DDR3_CASZ
L30
B_DDR3_WEZ
K30
B_DDR3_ODT
L27
B_DDR3_CKE
J30
B_DDR3_RESETB
E31
B_DDR3_MCLK
K31
B_DDR3_MCLKZ
K32
B_DDR3_CSB1
C30
B_DDR3_CSB2
C32
B_DDR3_DQ0
U29
B_DDR3_DQ1
N32
B_DDR3_DQ2
T28
B_DDR3_DQ3
M31
B_DDR3_DQ4
U30
B_DDR3_DQ5
M30
B_DDR3_DQ6
T31
B_DDR3_DQ7
M32
B_DDR3_DQ8
N28
B_DDR3_DQ9
R31
B_DDR3_DQ10
M27
B_DDR3_DQ11
T30
B_DDR3_DQ12
P29
B_DDR3_DQ13
T27
B_DDR3_DQ14
M28
B_DDR3_DQ15
T29
B_DDR3_DM0
N31
B_DDR3_DM1
R28
B_DDR3_DQS0
R32
B_DDR3_DQS0B
P31
B_DDR3_DQS1
P30
B_DDR3_DQS1B
N30
B_DDR3_DQ16
AA31
B_DDR3_DQ17
V32
B_DDR3_DQ18
AA30
B_DDR3_DQ19
V30
B_DDR3_DQ20
AB32
B_DDR3_DQ21
V28
B_DDR3_DQ22
AB31
B_DDR3_DQ23
U31
B_DDR3_DQ24
W29
B_DDR3_DQ25
AA28
B_DDR3_DQ26
W30
B_DDR3_DQ27
AB29
B_DDR3_DQ28
Y28
B_DDR3_DQ29
AB28
B_DDR3_DQ30
W28
B_DDR3_DQ31
AB30
B_DDR3_DM2
V31
B_DDR3_DM3
Y31
B_DDR3_DQS2
W31
B_DDR3_DQS2B
W32
B_DDR3_DQS3
Y29
B_DDR3_DQS3B
Y30
URSA7_DDR
2013.12.17
Close to DDR Power pin
Close to DDR Power pin
Close to REFOUT pin
Decap removed
Close to DDR Power pin
Close to DDR Power pin
* DDR_VTT
DDR PHY VREF
Decap removed
Decap removed
4th layer
4th layer
BSD-14Y-UD-131-HD
Copyright © 2014 LG Electronics. Inc. All rights reserved.
Only for training and service purposes LGE Internal Use Only