ESD ECS-FPGA, Hardware Manual

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Connector Assignments
7.3 XMC - P16
Device Connector: Samtec ASP-103614-04, header, 114 position, 6 rows, P16
See figure 7 on page 14 for the position of the connector and the pin position.
PIN Row A Row B Row C Row D Row E Row F
1
LVTTL_IO_0 ,
{DIFFIO_Tx_R7p},
(P19)
LVTTL_IO_6 ,
{DIFFIO_Tx_R7n},
(P18)
n.c.
LVTTL_IO_1 ,
{DIFFIO_Rx_R8p},
(P16)
LVTTL_IO_7 ,
{DIFFIO_Rx_R8n},
P17)
n.c.
2
GND GND n.c. GND GND n.c.
3
LVTTL_IO_2 ,
{DIFFIO_Tx_R18p},
(N20)
LVTTL_IO_8 ,
{DIFFIO_Tx_R18n},
(N21)
n.c.
LVTTL_IO_3 ,
{DIFFIO_Rx_R17p},
(N16)
LVTTL_IO_9 ,
{DIFFIO_Rx_R17n},
(M16)
n.c.
4
GND GND n.c. GND GND n.c.
5
LVTTL_IO_4 ,
{DIFFIO_Tx_R22p},
(M20)
LVTTL_IO_10 ,
{DIFFIO_Tx_R22n},
(M21)
n.c.
LVTTL_IO_5 ,
{DIFFIO_Rx_R19p},
(N19)
LVTTL_IO_11 ,
{DIFFIO_Rx_R19n},
(M18)
n.c.
6
GND GND n.c. GND GND n.c.
7
LVTTL_IN Latch_0 ,
{DIFFIO_Rx_R23p}
(L19)
LVTTL_IO_12 ,
{DIFFIO_Rx_R23n},
(L18)
n.c.
LVTTL_IN Latch_1 ,
{DIFFIO_Rx_R21p},
(K17)
LVTTL_IO_13 ,
{DIFFIO_Rx_R21n},
(L17)
n.c.
8
GND GND n.c. GND GND n.c.
9
LVTTL_OUT Sync_0 ,
{DIFFIO_Tx_R20p},
(M22)
LVTTL_IO_14 ,
{DIFFIO_Tx_R20n},
(L22)
n.c.
LVTTL_OUT Sync_1,
{DIFFIO_Tx_R24p},
(K21)
LVTTL_IO_15 ,
{DIFFIO_Tx_R24n},
(K22)
n.c.
10
GND GND n.c. GND GND n.c.
11
n.c. n.c. n.c. n.c. n.c. n.c.
12
GND GND n.c. GND GND n.c.
13
n.c. n.c. n.c. n.c. n.c. n.c.
14
GND GND n.c. GND GND n.c.
15
n.c. n.c. n.c. n.c. n.c. n.c.
16
GND GND n.c. GND GND n.c.
17
n.c. n.c. n.c. n.c. n.c. n.c.
18
GND GND n.c. GND GND n.c.
19
n.c. n.c. n.c. n.c. n.c. n.c.
Signal Description:
LVTTL_... LVTTL signals (LVTTL_IO_0 - LVTTL_IO_15, LVTTL_IN Latch_0/1, and LVTTL_OUT Sync_0/1)
{DIFFIO_Rx/Tx…} FPGA optional LVDS (Low Voltage Differential Signalling) pin function
(xyy)
FPGA Pin (x = letter K, L, M, N, P, R or T; yy = number 16 to 22; for example xyy: P17)
GND reference potential
n.c. not connected
ECS-XMC/FPGA Hardware Manual • Doc. No.: E.1102.21 / Rev. 1.3 Page 25 of 27