National Instruments 6584R, Руководство пользователя и технические характеристики, Страница: 6 / 19

NI 6
584R
User Gu
id
e
an
d Specif
ication
s
6
ni.com
FPGA
Table 3 lists the NI 6584 connector signals and the corresponding NI FlexRIO FPGA module signals necessary for designing a custom
component-level IP (CLIP). Channel 0 and Clock I/O are global clocks. The
_CC suffix on the RX Data signals identifies channels that are capable
of receiving a regional clock. Refer to the Virtex-5 FPGA User Guide at
www.xilinx.com
for more information about regional clocks on your FPGA.
Table 3.
NI 6584 Connector Signals and NI FlexRIO FPGA Module Signals
NI 6584 NI FlexRIO FPGA Module
Connector Signal Name TX Data
TX Data
Bank
TX Data
Enable
TX Data
Enable Bank RX Data
RX Data
Bank
RX Data
Enable
RX Data
Enable Bank
Connector 0
(VHDCI) Channel 0+/– GPIO_21 1 GPIO_1 0 GCLK_SE — GPIO_18 1
Channel 1+/– GPIO_22 1 GPIO_14 0 GPIO_7_CC 0 GPIO_14_n 0
Channel 2+/– GPIO_8 0 GPIO_12 0 GPIO_23_CC 1 GPIO_27 1
Channel 3+/– GPIO_9 0 GPIO_13 0 GPIO_24_CC 1 GPIO_29 1
Channel 4+/– GPIO_54 3 GPIO_60 3 GPIO_39_CC 2 GPIO_61 3
Channel 5+/– GPIO_43 2 GPIO_47 2 GPIO_40_CC 2 GPIO_65 3
Channel 6+/– GPIO_52 3 GPIO_51 3 GPIO_37_CC 2 GPIO_35 2
Channel 7+/– GPIO_53 3 GPIO_63 3 GPIO_38_CC 2 GPIO_46 2
Channel 8+/– GPIO_19 1 GPIO_16 1 GPIO_5_CC 0 GPIO_17 1
Channel 9+/– GPIO_20 1 GPIO_29_n 1 GPIO_6_CC 0 GPIO_30 1
Channel 10+/– GPIO_10 0 GPIO_2 0 GPIO_25_CC 1 GPIO_3 0
Channel 11+/– GPIO_11 0 GPIO_28 1 GPIO_26_CC 1 GPIO_28_n 1
Channel 12+/– GPIO_55 3 GPIO_35_n 2 GPIO_58_CC 3 GPIO_36 2
Channel 13+/– GPIO_44 2 GPIO_48 2 GPIO_59_CC 3 GPIO_64 3
Channel 14+/– GPIO_41 2 GPIO_49 3 GPIO_56_CC 3 GPIO_50 3
Channel 15+/– GPIO_42 2 GPIO_62 3 GPIO_57_CC 3 GPIO_45 2
BNC Clock I/O GPIO_16_n 1 GPIO_17_n 1 GCLK_LVDS — — —
BNC PFI GPIO_0 0 GPIO_1_n 0 GPIO_4_CC 0 — —