1
2
3
4
5
6
A
B
C
D
E
F
G
BLOCK DIAGRAM 002 (AFC1)
AFC1
BLOCK DIAGRAM 002 (AFC1)
28CA1-8828138-002
3
GPIIN[0-3]
GPISEL[0,1]
D[0-15]
/RESET[2]
MIDTX
MIDRX
D[0-7],/RD
D[8-15],/RD
D[0-7],/RD
D[8-15],/RD
/DSPEN1
/DSPEN1
/DSPEN2
/DSPEN2
D[100-107]
D[108-115]
D[200-207]
D[208-215]
A[101-107]
A[201-207]
A[1-7]
A[1-7]
/WRL,/RD
/WR1,/RD1,/RST1
/WR2,/RD2,/RST2
A[12-15]
/D6CS[9-10]
/D5CS[1-3]
/D6WAIT[9-10]
/D5WAIT[1-3]
/D6CS[1-8]
A[12-14]
A[12-14]
/D6WAIT[1-8]
/DSPCS
A[12-15]
/DSPCS
/DSPWAIT2
/DSPWAIT1
X001
7MHz
/DSPRST
CPU BUS
FPGA BUS
DSP B
U
S
D[0-15],A[1-19]
D[0-7],A[1-17]
/MRD
,/WRL
/MRD
,/WRH
D[8-15],A[1-17]
/MRD
,/WRL
D[0-7],A[1-17]
D[8-15],A[1-17]
/MRD
,/WRL
D[0-7],A[1-17]
/MRD
,/WRH
D[8-15],A[1-17]
/MRD
,/WRL
/MRD
,/WRH
D[0-7],A[1-17]
D[8-15],A[1-17]
/MRD
,/WRL
/MRD
,/WRH
to
MY slot 1
RPTX
RPRX
/SCNCS1
D[0-3]
A[1-7,12-15]
A[18,19,21]
A[1-8]
A[9-16]
A[0,17-19,21]
/WRH,/WRL,/RD
/CS2,D
A
CK[0]
D[0-7],/RD
D[8-15],/RD
/DREQ[0],SUSPEND
/PCMCS
/BS
,/USBCS
/PCMCS
CKIO
38.4kbps
D[0-7]
D[0-3]
/LEDSET
CNTSTX,CNTSRX
/SCSET
D[0-7]
/SWRD
D[0-7]
/LCDGA
TE
/RD
/RD
LED
/RESET[1]
/SCS1
/SCS1
/SCS2
/SCS2
/SCS3
/SCS
/SCS3
/SCS
/SCS4
/SCS
/SCS4
/SCS
RESET
/SCNCS2
/GPIWR
/SCS2
/SCS1
/SCS
/RESET[1]
/RESET[1]
MYTX
MYRX
to
CASCADE
OUT
CASOUTTX
CASOUTRX
/RESET[1]
/RESET[2]
9.8MHz
/FMCS
/RESET[2]
/PCMW
AIT
/PCMINT
/USBINT
BATTERY BACKUP
(10P)
(10P)
CPU Section
91-94
52-70
84
107 108
7
8
7
7
5
7
注: p.** はシートMAIN回路図(AFC1)中のページ番号を示します。
Note: “P.**” shows the page number in the circuit diagrams of the Main circuit board (AFC1).
47
48 72 74
44
12
22
22
22
22
22
30
22
30
22
30
22
22
22
3
9
10
7,8
6
30
15
39
25
27
3
9
10
20
41
51 26
63
65
85
86
87
51
91
10,11
1
19
1
11
9