TCL LCD20W5HE, Service Manual

Page: 41 / 87

20” LCD TV TCL LCD20W5HE
41
DDR VDDMQ / VDDM de-caps
MD[0..31] 3
MD11
MA
10
MD28
MVREF
DDQS2
MD21
CS0#
MA
4
DQM0
RN7 15
1
2
3
4
8
7
6
5
4M x 32 DDR
FBGA 144
U407
4Mx32_DDR
L10 L11 M1
1
A1
M12 L12
M1 L1 K1 K2
A10
C3
C4
C5
C8
C9
C10
D5
D8
K4 K9 J5 J6
B2
B4
B6
B7
B9
B11
D2
D11
E3
F3
L4 M3
A7
B8
A8
A9
B12
C11
C12
D12
A6
B5
A5
A4
B1
C2
C1
D1
E11
E12
F11
F12
H11
H12
J11
J12
A11
G11
E2
E1
F2
F1
H2
H1
J1
J2
A2
G2
K5 L7 M1
0
M9 M8 L8 M7 M6 L5 M5 M4
G12 G1
A12
H3
J3
E10
F10
H10
J10
E9
F4
F9
G4
G9
H4
J4
A3
E4
J9
H9
J7 J8 D4 D6 D7 D9 H8 H7 H6 H5 G8 G7 G6 G5 F8 F7 F6 F5 E8 E7 E6 E5
L9 K8 L6 B3 G3 L2 M2 L3 K1
1
K1
2
G10 B1
0
K3 K6 K7 K1
0
D3 D1
0
C6 C7
CK CK
#
CK
E
DQS0
VREF MCL
CS
#
RA
S
#
CA
S
#
WE
#
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS VSS VSS VSS
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
BA1 BA0
DQ31
DQ30
DQ29
DQ28
DQ27
DQ26
DQ25
DQ24
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ15
DQ14
DQ13
DQ12
DQ11
DQ10
DQ9
DQ8
DM3
DM1
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DM0
DM2
A1
0
A9
A
8_A
P
A7 A6 A5 A4 A3 A2 A1 A0
DQS1 DQS2
DQS3
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS VSS
RF
U2
RF
U3
A1
1
NC
_B
3
NC
_G
3
N
C
_L2
NC_
M
2
N
C
_L3
N
C
_K
11
N
C
_K
12
N
C
_G
10
N
C
_B
10
VD
D
VD
D
VD
D
VD
D
VD
D
VD
D
VD
D
VD
D
DQ3
R129
1K 1/16W
MD29
MD20
VDDM
VDDMQ
CAS# 3
MA
9
MD9
VDDMQ
DQ24
DQ28
DQ8
R127 15 1/16W
DQ6
MA
0
DDQS3
MCLK0# 3
DQ27
DQ12
DQ6
DQ19
MCLK0
DDQS0
DQ27
DQ2
DQ23
BA1 3
DQ29
MD31
DQ16
DQM3
DDQS0
C84
0.0047uF
C76
0.1uF
MD7
Test pads for DDR
DQ17
DQ31
C79
0.01uF
DQ0
MCLK0#
DQ10
MA
2
MA
1
DQ7
DQ13
RN6 15
1
2
3
4
8
7
6
5
RAS#
DQS3
DQ13
TP11
TP_T_C30
C83
0.0047uF
BA0 3
DQM1
DQ1
DQ16
MCLK0
MA
7
CAS#
VDDMQ
CLKE 3
DQ5
WE# 3
DQS0
DDQS0
MD8
DQ20
MD14
MD26
DQ11
TP12
TP_T_C30
C81
0.01uF
C74
0.1uF
MD17
DQ28
C80
0.01uF
TP14
TP_T_C30
1
SVP-EX_4MX32_DDR
AOC (Top Victory) Electronics Co., Ltd.
B
5 14 Tuesday , June 13, 2006
Title
Size Document Number Rev
Date: Sheet of
DDQS1
MVREF 3
DQ9
DQ0
DQS1
TP31
TP_T_C30
C78
0.01uF
DQ19
DQ12
MA
8
DQ30
MA
11
C77
0.1uF
MA[0..11] 3
DQ22
MD6
DQ25
MCLK0 3
MCLK0
DQ29
C86
0.1uF
Each MD trace must be equal length.
Each DQS trace must be equal
length.
CS0# 3
DDQS1
R128
51 1/16W
DQ24
MA
3
MD13
DQ22
TP15
TP_T_C30
DQ9
MD23
DQ18
MD18
DQ14
TP13
TP_T_C30
C87
0.01uF
RN1 15
1
2
3
4
8
7
6
5
DQ4
DQ26
DQ15
MD24
715T1539-1-2
DQ17
C85
0.1uF
RN5 15
1
2
3
4
8
7
6
5
TP7
TP_T_C30
RN4 15
1
2
3
4
8
7
6
5
DQ21
MD25
R130
1K 1/16W
MD27
MD16
R126 15 1/16W
MD0
DQ15
MD15
WE#
DQ11
DDQS2
DQ2
DQ3
DQ7
MD5
DDQS3
VDDM
RAS# 3
MA
5
MEMORY DECOUPLING SCHEME
DQ5
RN2 15
1
2
3
4
8
7
6
5 DQM0
VDDMQ
DQS2
DQ26
DQ4
DQ10
C75
0.1uF
DQM[0..3] 3
MD22
DQ30
MD19
MD3
DQ8
TP9
TP_T_C30
R125 15 1/16W
MD4
DQ23
R123 15 1/16W
DQS[0..3] 3
DQ21
MD10
C73 0.01uF
TP10
TP_T_C30
MD1
DQ25
TP8
TP_T_C30
MD2
R124
51 1/16W
TP16
TP_T_C30
C82
0.01uF
MD12
DQ1
DQ31
RN3 15
1
2
3
4
8
7
6
5
MD30
RN8 15
1
2
3
4
8
7
6
5
DQM2
DQ18
DQ23
DQ14
MCLK0#
DQ20
MA
6