7.
Circuit Diagrams and PWB Layouts
SSB: SDRAM
FSVREF
VREF
28
27
26
25
24
D
DQS
0
1
2
3
DM
11
RFU
12
9
8
9
10
2
3
4
21
20
19
18
17
16
31
30
6
1
0
A
11
14
CAS
RAS
29
5
6
7
8
VDDQ
VDD
WE
0
MCL
NC
13
NC
1
BA
23
22
7
5
4
3
2
15
VSS
VSSQ
10
CS
CKE
CK
D
0
1
CK
SDRAM
TO/FROM SCALER
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
A7
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
A
B
C
D
E
F
A
B
C
D
E
F
2501 A1
2502 A1
2503 A1
2504 A1
2505 A2
2506 A2
2507 A2
2508 A3
2509 A3
2510 A3
2511 A3
2512 A4
2513 A4
2514 A4
2515 A5
2516 A5
2517 B4
2526 A4
3501 A3
3502 B3
3503 B2
7501 B3
F501 B3
I502 B2
I503 B2
62
70
76
82
92
99
25
+2V5_DDR
+2V5_DDR
2526
22u
16V
F501
I503
I502
FSVREF
1%
1%
10K
3502
150R
3503
2517
100n
3501
10K
1%
73
79
86
58
16
46
66
85
5
11
19
15
35
65
96
2
95
8
14
22
59
67
39
40
41
42
43
44
87
88
27
93
3
4
6
7
60
61
94
52
38
89
90
91
74
75
77
78
80
81
1
83
84
72
9
10
12
13
100
17
18
20
21
23
56
24
57
97
98
63
64
68
69
71
51
45
29
30
26
55
53
54
28
31
32
36
37
33
34
47
48
49
50
+2V5_DDR
Φ
SDRAM
1M X 32 X 4
K4D263238M-QC50
7501
100n
2516
100n
2515
2514
100n
100n
2513
2512
100n
100n
2511
2510
100n
2508
100n
100n
2509
100n
2507
2506
100n
100n
2505
2504
100n
100n
2503
47u
2502
47u
FSDQM0
FSDQM1
FSDQM2
FSDQM3
FSRAS
FSCAS
FSWE
FSBKSEL0
FSBKSEL1
FSCLK+
FSCLK-
2501
FSDATA2
FSDATA20
FSDATA21
FSDATA22
FSDATA23
FSDATA24
FSDATA25
FSDATA26
FSDATA27
FSDATA28
FSDATA29
FSDATA3
FSDATA30
FSDATA31
FSDATA4
FSDATA5
FSDATA6
FSDATA7
FSDATA8
FSDATA9
FSDQS
FSCLK-
FSCKE
FSADDR0
FSADDR1
FSADDR10
FSADDR11
FSADDR2
FSADDR3
FSADDR4
FSADDR5
FSADDR6
FSADDR7
FSADDR8
FSADDR9
FSCLK+
FSDATA0
FSDATA1
FSDATA10
FSDATA11
FSDATA12
FSDATA13
FSDATA14
FSDATA15
FSDATA16
FSDATA17
FSDATA18
FSDATA19
E_14710_072.eps
100804
3139 123 5867.2