Figure 8. FPGA
5
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4
4
3
3
2
2
1
1
D
D
C
C
B
B
A
A
MAKE PWR TRACES
CAPABLE OF 1A
MAKE PWR TRACES
CAPABLE OF 1A
PIO0_01
PIO0_03
PIO0_07
PIO0_08
PIO0_09
PIO0_13
PIO0_14
PIO0_15
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PIO0_18
PIO0_23
PIO0_27
PIO0_29
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PIO0_31
PIO0_32
PIO0_33
PIO0_34
PIO0_36
PIO0_38
PIO0_39
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PIO0_42
PIO0_44
PIO0_45
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PIO0_07
PIO0_01
PIO0_08
PIO0_09
PIO0_03
PIO0_13
PIO0_15
PIO0_18
PIO0_14
PIO0_17
PIO0_20
PIO0_23
PIO0_27
PIO0_29
PIO0_30
PIO0_32
PIO0_31
PIO0_36
PIO0_34
PIO0_33
PIO0_45
PIO0_38
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PIO0_41
PIO0_47
PIO0_42
PIO0_44
PIO1_04
PIO1_08
PIO1_12
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PIO1_20
PIO1_30
PIO1_29
PIO1_32
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PIO1_42
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PIO1_01
PIO1_04
PIO1_03
PIO1_08
PIO1_12
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PIO1_19
GBIN2/PIO1_28
PIO1_34
PIO1_30
PIO1_47
PIO1_40
PIO1_38
PIO1_14
PIO1_21
PIO1_16
PIO1_22
PIO1_42
PIO1_29
PIO1_32
PIO1_36
PIO1_46
PIO1_51
PIO1_44
PIO1_49
PIO0_20
PIO1_46
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+1.2V
+3.3V
+3.3V
VCCIO0
VCCIO1
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LED7
5
LED6
5
LED5
5
LED4
5
LED3
5
LED2
5
LED1
5
LED0
5
RS232_Tx_TTL
2
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2
DSRn
2
RTSn
2
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2
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2
CTSn
2
Title
v
e
R
r
e
b
m
u
N t
n
e
m
u
c
o
D
e
zi
S
t
e
e
h
S
:
et
a
D
of
AXELSYS
ICE40HX8K-B-EVN
A
iCE40-HX8K Breakout Board - FPGA
B
36
Jul 27, 2013
Title
v
e
R
r
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b
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N t
n
e
m
u
c
o
D
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S
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S
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D
of
AXELSYS
ICE40HX8K-B-EVN
A
iCE40-HX8K Breakout Board - FPGA
B
36
Jul 27, 2013
Title
v
e
R
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b
m
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N t
n
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m
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c
o
D
e
zi
S
t
e
e
h
S
:
et
a
D
of
AXELSYS
ICE40HX8K-B-EVN
A
iCE40-HX8K Breakout Board - FPGA
B
36
Jul 27, 2013
BANK0
iCE40HX8K-CT256
U3A
BANK0
iCE40HX8K-CT256
U3A
PLLVCC0
E8
PLLGND_0
E7
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C8
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A13
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A3
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A8
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F8
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B15
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D13
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B14
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C13
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A16
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A15
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C11
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B6
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D6
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B4
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D3
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0.1uF
C24
0.1uF
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0.1uF
C21
0.1uF
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0.1uF
C18
0.1uF
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TP7
DNI
1
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DNI
TP8
DNI
1
R23
100
R23
100
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0.1uF
C19
0.1uF
TP6
DNI
TP6
DNI
1
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0.1uF
C27
0.1uF
J2
Header2x20
J2
Header2x20
2
4
6
8
10
12
14
16
18
20
24
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9
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5
3
1
R24
10K
R24
10K
J1
Header2x20
DNI
J1
Header2x20
DNI
2
4
6
8
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19
17
15
13
11
9
7
5
3
1
C17
0.1uF
C17
0.1uF
C20
0.1uF
C20
0.1uF
TP5
DNI
TP5
DNI
1
BANK1
iCE40HX8K-CT256
U3B
BANK1
iCE40HX8K-CT256
U3B
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R14
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R15
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P14
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P15
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H16
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N15
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M16
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D14
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C23
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C26
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R21
1
R21
1
TP9
DNI
TP9
DNI
1
C15
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DNI
TP4
DNI
1
C22
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0.1uF
C25
0.1uF
R22
1
R22
1
C16
0.1uF
C16
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C14
0.1uF
C14
0.1uF