User Manual
7-3
V2.1
TriBoard TC3X7 TH V2.0(1) and TriBoard TC3X7 V2.0
2018-10
TriBoard Manual TC3X7
Hardware: TriBoard TC3X7 TH V2.0(1) and TriBoard TC3X7 V2.0
Schematic and Layout
Figure 7-2 Schematic -
Clock, Config, Debug, Ports and ADC
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
D
D
C
C
B
B
A
A
2
Infineon Technologies AG
A
T
V
M
C
ACE ATV CES
Am Campeon 1-12
D-85579 Neubiberg
T
el.: +49-89-234-0
7
10.11.2017
Number:
Date:
Sheet:
of
TriBoard TC3X7 Clock, Config, Debug, Ports, ADC
2.01
Revision:
G
:\
Technic
a
l_Support
\Tri
C
ore
\T
ri
B
oard
\E
D
A
_
D
X
P
\Tri
B
oard AU
R
IX
2
G
\T
ri
B
oard
T
C
3
X
7
\T
ri
B
oard
T
C
3
X
7 V2.X\
C
lk_Cf
g
_
D
bg_Port
s_
A
dc.sch
F
ile:
P21
.6
PORT[00..34]
CLOCK & TE
S
T
M
ODE
XTAL1
M2
0
XTAL2
M1
9
T
RST
L1
9
T
CK / DAP0
J1
6
P21.6 / TDI
H17
P21.7 / TDO / DAP2
H16
T
M
S / DAP1
K16
VSSOSC
L2
0
P20.2 / TE
S
T
M
ODE
H19
JT
AG / DAP / OCDS1
P20.1 / TGI1N / TGO1N
G19
VDDOSC
N19
VEXTO
S
C
N20
VSS / AGBTT
X0N
P10
VSS / AGBTT
X0P
P11
VSS / AGBTCLKN
L7
VSS / AGBTE
R
R
L1
4
VSS / AGBTCLKP
K7
NC / DAPE0
K14
VSS / DAPE1
G11
VSS / DAPE2
G10
DAPE / AGBT
(E
D only)
U201B
T
C3X7
P15.3 / SCLK2
B17
P15.5 / SDA0
E1
4
P20.10
E1
9
P20.14
C20
P11.6 / TCTL
D9
P11.9 / RXD1A
A9
P11.3 / TXD0
B10
P14.1 / ARX0A
A15
P14.0 / ATX0
B16
P15.1 / ARX1A
A18
P15.0 / ATX1
B20
P20.11
E2
0
P20.12
D19
P20.13
D20
P20.8 / TXDCAN0
F20
P20.9
E1
7
VFLE
X
D5
P11.12 / RXCLKA
B8
P11.10 / RXD0A
B9
P11.2 / TXD1
A10
P15.4 / SCL
A17
P33.5
Y12
P20.7 / RXDCAN0B
F19
P11.11 / RCTL
A
A8
P12.0 / MD
C
E1
2
P12.1 / MDIO
E1
1
P11.7 / RXD3A
E8
P11.1 / TXD2
E9
P11.8 / RXD2A
E7
P11.0 / TXD3
E1
0
P11.4 / TXCLK
D10
P11.5 / GREFCLK
D8
P11.14
D7
P11.15
D6
P11.13
E6
ON BOARD USED PERIPHERALS / PINS
P23.0 / RXDCAN4C
V20
P23.1 / TXDCAN4
U19
P14.7 / RXDxB
D13
P14.8 / RXDxA
A13
P14.9 / TXENxA
D12
P14.10 / TXDxA
D11
P14.5 / HWCFG1 / TXDxB
A14
P14.6 / TXEN
x
B
B13
P32.3
Y19
P32.2
Y18
P15.7 / MRST2
B
D15
P15.6 / MT
SR2
A16
P33.7
Y13
P33.4
W12
P33.6
W13
ASCLIN
CAN
QSPI / TL
F35584
E
RAY
I2C
LED
s
P14.4 / HWCFG6
B15
P14.2 / SLSO21 / HWCFG2
E1
3
P33.8 / SMU_FSP
W14
P33.9
Y14
P21.3 / RXD0P
J1
9
P21.4 / TXD0N
K20
P21.5 / TXD0P
J2
0
P14.3 / HWCFG3
B14
P10.5 / HWCFG4
B5
P10.6 / HWCFG5
A4
P20.0 / SYSCLK
H20
P21.2 / RXD0N
K19
HSCT
HWCFG
P33.10
W15
P33.11
Y15
GIGABIT ET
HERNET
BUTT
ON
P22.3 / TXD1P
R19
P22.2 / TXD1N
R20
P21.1 / RXD1P
J1
7
P21.0 / RXD1N
K17
U201C
T
C3X7
P20
.1
PORT[00..34]
P20
.2
P21.7
GND
R206
opt
XTAL[1..2]
XTAL1
XTAL2
R203
50R_opt
VSSOSC
D
E
BUG..
R207
0R
C202
10pF
C201
10pF
VSSOSC
VSSOSC
1
2
Y201
20MH
z
R201
10K
V_UC
P20.2
R202
opt
GND
XTAL[1..2]
R204
0R
R205
0R
R216
0R
DAP
2
R209
0R
CB201
100n
R208
0R
CB202
100n
VDD
VSSOSC
V_UC
VSSOSC
VDDOSC
VEXTO
S
C
AN[0..47]
V_VR
CB204
470n
GND
VDDM
+
3V3
F
OR 5V ADC
F
OR 3,3V ADC
AN0 / EDS3PA
T1
0
AN1 / EDS3NA
U10
AN2 / EDS0PA
W9
AN3 / EDS0NA
U9
E
VADC / EDSADC
AN4
T9
AN5
Y9
AN6
T8
AN35
R2
AN7
U8
AN8
W8
AN10
Y8
AN11
W7
AN12 / EDS0PB
T7
AN13 / EDS0NB
W6
AN16
W5
AN17 / P40.10
U5
AN18 / P40.11
W4
AN19 / P40.12
W3
AN20 / EDS2PA
Y3
AN21 / EDS2NA
Y2
AN24 / EDS2PB / P40.0
W2
AN25 / EDS2NB / P40.1
W1
AN26 / P40.2
V2
AN44 / EDS1PC
N1
AN45 / EDS1NC
N2
AN46 / EDS1PD
M1
AN47 / EDS1ND
M2
VAGND1
Y7
VAREF1
Y6
VDDM
Y5
VSSM
Y4
AN27 / P40.3
V1
AN28 / P40.13
U2
AN29 / P40.14
U1
AN32 / P40.4
P4
AN33 / P40.5
R1
AN36 / EDS1PA / P40.6
N4
AN37 / EDS1NA / P40.7
P2
AN38 / EDS1PB / P40.8
N5
AN39 / EDS1NB / P40.9
P1
VAGND2
T2
VAREF2
T1
AN40
M5
AN41
M4
AN42
L5
AN43
L4
AN34
P5
AN30
T4
AN31
R4
AN22
T5
AN23
R5
AN14 / EDS3PB
U6
AN15 / EDS3NB
T6
AN9
U7
U201E
T
C3X7
R222
6R8
CB205
2,2
μ
F
GND
VAREF1
VDDM
R223
6R8
CB206
2,2
μ
F
GND
VAREF2
VDDM
R220
1R2
R221
1R2_opt
AN0
AN1
AN2
AN3
AN4
AN5
AN6
AN8
AN9
AN10
AN11
AN12
AN13
AN14
AN15
AN16
AN17
AN18
AN19
AN22
AN23
AN24
AN25
AN26
AN27
AN28
AN29
AN30
AN32
AN33
AN34
AN35
AN36
AN37
AN38
AN39
AN40
AN41
AN42
AN43
AN46
PORTS
P23.4
T2
0
P13.1
A12
P13.0
B12
P13.3
A11
P10.0
A7
P13.2
B11
P10.7
A3
P10.8
B4
P23.5
T1
7
P22.0
P20
P22.1
P19
P32.4
W18
P15.8
D14
P33.12
W16
P33.13
Y16
P23.3
T1
9
P00.10
K5
P33.0
W10
P00.9
K2
P10.4
B6
P10.3
A6
P10.2
A5
P10.1
B7
P33.1
Y10
P33.2
W11
P33.3
Y11
P33.14
T1
4
P33.15
U14
P02.9
E4
P02.10
F5
P02.11
F4
P01.3
G5
P01.4
G4
P01.5
H5
P01.6
H4
P01.7
J5
P32.6
U15
P34.1
U11
P34.2
T1
2
P34.3
U12
P34.4
T1
3
P34.5
U13
P32.7
U16
P32.5
T1
5
P23.6
R17
P23.7
R16
P22.4
P16
P22.5
P17
P22.6
N16
P22.7
N17
P22.8
M1
6
P22.9
M1
7
P22.10
L1
6
P22.11
L1
7
P02.0
B1
P02.1
C2
P02.2
C1
P02.3
D2
P02.4
D1
P02.5
E2
P00.4
J1
P00.5
J2
P00.12
L2
P00.11
L1
P00.3
H2
P00.2
H1
P00.1
G2
P00.0
G1
P23.2
U20
P15.2
C19
P20.3
G20
P20.6
F17
P00.8
K4
P00.7
K1
P00.6
J4
P02.6
E1
P02.7
F2
P02.8
F1
U201D
T
C3X7
P00.0
P00.1
P00.2
P00.3
P00.4
P00.5
P00.6
P00.7
P00.8
P00.9
P00.10
P00.11
P00.12
P01.3
P01.4
P01.5
P01.6
P01.7
P02.0
P02.1
P02.2
P02.3
P02.4
P02.5
P02.6
P02.7
P02.8
P02.9
P02.10
P02.11
P10.0
P10.1
P10.2
P10.3
P10.4
P10.7
P10.8
P13.0
P13.1
P13.2
P13.3
P15.2
P15.8
P20.3
P20.6
P22.0
P22.1
P22.4
P22.5
P22.6
P22.7
P22.8
P22.9
P22.10
P22.11
P23.2
P23.3
P23.4
P23.5
P23.6
P23.7
P32.4
P32.5
P32.6
P32.7
P33.0
P33.1
P33.2
P33.3
P33.12
P33.13
P33.14
P33.15
P34.1
P34.2
P34.3
P34.4
P34.5
GND
Switch ON m
eans t
he
corres
ponding signal is low.
Switch OFF
m
eans t
he
corres
ponding signal is high.
R230
1K5
R232
1K5
R234
1K5
R236
1K5
R240
1K5_opt
R238
1K5_opt
P14.5
P14.2
P14.4
P10.5
P10.6
P14.3
HWCFG3
HWCFG4
HWCFG5
HWCFG6
(about configuration see the manual of ass
embled device)
GND
1
2
3
4
8
7
6
5
1
S201
DIPSW-4
R231
47K
R233
47K
R235
47K
R237
4K7
R239
47K
R241
4K7
V_UC
V_UC
V_UC
V_UC
V_UC
V_UC
NOTE: S201 is for device configuration
S202
P33.11
R256
1K5
R255
47K
V_STB
Y
GND
R217
0R_opt
R218
0R_opt
DAP
E0
DAP
0_
A
DAP
E1
DAP
1_
A
R219
0R_opt
DAP
E2
P21.7
AN47
/TRST
DAP0
DAP1
D
E
BUG..
R212
33R
R214
0R
R215
0R
DAP0
DAP0_A
DAP1
DAP1_A
R213
33R
DAP
2
AGBT_
E
R
R
AGBT_CLK_P
AGBT_CLK_N
AGBT_
T
X0_N
AGBT_
T
X0_P
DAP
E0
DAP
E1
DAP
E2
R225
33R
R226
33R
P23.0
P15.1
P14.1
P14.2
P20.12
P32.3
P10.5
P10.6
P23.1
P15.4
P14.0
P15.0
P20.14
P14.4
P14.5
P20.9
P20.10
SYSCLK
P33.8
P14.7
P33.6
P14.3
P33.4
P33.5
P20.7
P20.8
P15.7
P20.11
P20.13
P15.5
P11.15
P14.6
P33.10
P33.7
VFLE
X
P11.13
R211
0R
+
3V3
CB203
100n
P14.8
P32.2
RXD0_P
RXD0_N
P15.3
T
XD0_P
T
XD0_N
P15.6
P33.9
P14.9
P14.10
P11.14
SYSCLK
1
T
XDP
3
GND
2
T
XDN
4
S
RXDP
5
RXDN
6
X201
HSCT0-opt
GND
R254
0R
R253
0R
R250
0R
R251
0R
R252
0R
P21.2
P21.5
P21.4
P20.0
P21.3
P33.11
P12.0
P12.1
RXD1_P
RXD1_N
T
XD1_P
T
XD1_N
SYSCLK
1
T
XDP
3
GND
2
T
XDN
4
S
RXDP
5
RXDN
6
X202
HSCT1-opt
GND
R258
0R
R257
0R
R259
0R
R260
0R
P21.0
P22.3
P22.2
P21.1
T
XCLK
T
DX0
T
DX1
T
DX2
T
DX3
T
CTL
REFCLK
RXCLK
RDX0
RDX1
RDX2
RDX3
RCTL
CB209
100n
L
201
BLM
18BB100SN1D
GND
GND
GET
H..
GET
H..
CB208
100n
GND
P33
.1
1
C207
47nF
GND
AN44
C208
47nF
GND
AN45
GND
AN7
C203
47nF
C206
47nF
GND
AN31
C204
47nF
GND
AN20
C205
47nF
GND
AN21
R247
4K7
R249
4K7
R248
4K7
R244
4K7
R245
4K7
R246
4K7
AN7_I
AN20_I
AN21_I
AN31_I
AN44_I
AN45_I
AN[0
..47]