7.
Circuit Diagrams and PWB Layouts
SSB: MUX-Sync Interface
NC
S2
IN1
D3
S3
D4
S4
D1
S1
NC
IN3
IN4
GND_HS
D2
IN2
VDD
GND
4X1
G4
4X2
1
2
VDD
VEE VSS
S2B
VSS
S2A
S3B
S1A
S3A
S1B
D3
EN
GND
A0
A1
A2
D1
D2
VDD
GND_HS
GINA|UINA
GINB|UINB
GSG1
RINB|YINB
RINA|YINA
VCC
GND
BOUT|VOUT
GOUT|UOUT
ROUT|YOUT
NC3
NC2
NC1
VCC
DISABLE
THROUGH
MUXSEL
GSR1
GSB1
BINA|VINA
BINB|VINB
RFC
VFC
MUX-SYNC INTERFACE
RES
TO SCALER
FROM SCALER
FROM HERCULES / SYNC INTERFACE
TO SCALER
FROM ANALOG-IO
FROM SCART-IO/ CINCH-IO
5V4
3V3
0V6
2V7
0V8
0V4
2V7
TO SCALER
RES
RES
/
(SCART)
(CINCH)
/
(SCART)
(CINCH)
FROM ADC
SYNC INTERFACE
3V2
0V
3V2
0V
3V2
3V2
/
(SCART)
(CINCH)
FOR CINCH ONLY
FOR CINCH ONLY
/
3E13
3E14
3E15
3E16
3E17
3E18
330R JMP
330R JMP
330R JMP
330R RES
330R RES
330R RES
RGB TEXT FOR
HER OTC
*
*
*
*
*
*
*
RES
RES
RES
RES
RES
RES
RESERVED
1
2
3
4
5
6
7
8
9
10
11
12
1
2
3
4
5
6
7
8
9
10
11
12
A
B
C
D
E
F
G
H
A
B
C
D
E
F
G
H
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2E01 C3
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Φ
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SPST
SWITCH
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MDX
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Φ
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11
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BZX384-C2V7
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Φ
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100R
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7E04-2
74LVC14APW
74LVC14APW
COL_Di(9)
COL_Do(8)
COL_Di(9)_INV
COL_Do(8)_INV
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SD_HD_SEL
FBL_HSYNC_PIN16_IN
VSYNC_IN
SC1_CVI_DMMI_B_Pb_IN
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RINA|Pr
PC_HD_SEL
II_PC_HD_SEL
RGB|CVI_HDA_SEL
Vsync_SDTV
SOG
B-PB-ADC
R-PR-ADC
G-Y-ADC
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SC1_B_CVI_Pb_IN
SC1_G_CVI_Y_IN
HD_FILTER
B_PB+
G_Y+
R_PR+
B_PB-
G_Y-
R_PR-
SD_HD_SEL
I_PC_HD_SEL
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R_OTC_SDTV
B_OTC_SDTV
G_OTC_SDTV
AVSYNC
AHSYNC
B13
B13
3139 123 6125.2
G_16160_002.eps
030706