A3V56S40GTP-60 (DIGITAL : IC252 / IC262 / IC272 / IC282)
Block Diagram
A3V56S30GTP
A3V56S40GTP
256M Single Data Rate Synchronous DRAM
Revision 1.0 May, 2013
Page 2 / 39
CLK
: Master Clock
DQM
: Output Disable / Write Mask
(A3V56S30GTP)
CKE
: Clock Enable
U,L DQM : Output Disable / Write Mask
(A3V56S40GTP)
/CS
: Chip Select
A0-12
: Address Input
/RAS
: Row Address Strobe
BA0,1
: Bank Address
/CAS
: Column Address Strobe
V
DD
: Power Supply
/WE
: Write Enable
V
DD
Q
: Power Supply for Output
DQ0-7
: Data I/O (A3V56S30GTP)
V
SS
: Ground
DQ0-15 : Data I/O (A3V56S40GTP)
V
SSQ
: Ground for Output
BA0
BA1
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
V
DD
LDQM
/WE
/CAS
/RAS
/CS
A10(AP)
A2
A3
V
DD
A0
A1
V
DD
DQ0
V
DDQ
NC
DQ1
V
SSQ
NC
DQ2
V
DDQ
NC
DQ3
V
SSQ
NC
V
DD
NC
/WE
/CAS
/RAS
/CS
BA0
BA1
A10(AP)
A2
A3
V
DD
A0
A1
DQM
CKE
V
SS
DQ15
V
SSQ
DQ14
DQ13
V
DDQ
DQ12
DQ11
V
SSQ
DQ10
DQ9
V
DDQ
DQ8
V
SS
NC
UDQM
CLK
CKE
A12
A11
A8
A7
A6
A5
A4
V
SS
A9
V
SS
DQ7
V
SSQ
NC
DQ6
V
DDQ
NC
DQ5
V
SSQ
NC
DQ4
V
DDQ
NC
V
SS
NC
CLK
A12
A11
A8
A7
A6
A5
A4
V
SS
A9
PIN CONFIGURATION
(TOP VIEW)
x8
x16
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
23
32
24
31
25
30
26
29
27
28
Pin Configuration (Top View)
181
Содержание AV7702mkII
Страница 8: ...Personal notes 8 ...
Страница 190: ...2 FL DISPLAY FLD 17 BT 40GINK FRONT FL601 PIN CONNECTION GRID ASSIGNMENT Y2 q 190 ...
Страница 191: ...ANODE CONNECTION 191 ...
Страница 192: ...FLD GP1261AI FRONT FLT4400 PIN CONNECTION PATTERN DETAIL 192 ...
Страница 193: ...ANODE CONNECTION 193 ...
Страница 208: ...H DAM 15 REF No Part No Part Name Remarks Q ty New Ver RY940 942 943682000810S RELAY BC3 12H DC12V 2C2P CSL4A016ZU 3 ...