Circuit Diagrams and PWB Layouts
10.
10-67 BB 310431364443 32" C-Balance Brd.
FPGA Part
1
8
750_500_100412.ep
s
100412
FPGA P
a
rt
BB1
BB1
2010-0
3
-1
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3
2010-0
3
-02
2
3
104
3
1
3
6444
3
2 INCH
C-BALANCE BOARD
GND
T
N
I
C
C
V
X
U
A
C
C
V
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BANK1
BANK2
BANK
3
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8
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3
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S
O
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3
IP_
3
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3
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3
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3
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3
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3
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3
P_
3
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3
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3
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3
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3
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3
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3
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3
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3
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3
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S
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S
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S
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3
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3
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S
2
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S
1
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S
0
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3
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8
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3
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3
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3
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IO_L05N_1
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DONE
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TCK
TDI
TDO
TM
S
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IO_L0
3
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D
C
S
W
HOLD
V
SS
Q
VCC
COM
OUT
IN
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210
3
A12
2104 A12
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3
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3
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I16
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E
3
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3
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I102 H10
I105 F
8
I106 F9
I10
8
G
8
I109 H9
I110 G10
I112 G9
I11
3
G11
F124 B7
F125 B7
3
4
I172 G
3
I17
3
H1
I174 H
3
I175 H5
I1
8
0 F7
F
G
H
I
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F126 B7
F127 B7
F12
8
I14
F129 I1
3
I101 C
8
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2101 A11
2107 H10
210
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A7
1
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14
I114 F11
I16
3
B4
DEBUG
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2
5
6
TEMP
S
EN
S
OR
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1105-
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11
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211
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3
4
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6
7
8
11
12
1
3
214
3
H12
2145 I12
B
C
D
E
F
G
H
I
7
C
D
E
3
106 H
8
2109 A12
2110 D
8
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3
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3
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8
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211
8
F10
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2121 A10
9
10
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21
3
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21
3
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3
3
162-
3
B
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021-
3
E12
3
021-4 E12
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B
3
100-
3
C
3
3
100-4 C
3
3
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3
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8
3
10
8
G9
3
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3
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3
D6
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3
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3
12
3
B11
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D11
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1
3
0 E
8
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212
3
C11
3
140-
3
G12
3
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3
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3
716
3
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3
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3
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3
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3
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164-4 G
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3
16
8
D
3
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3
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610
3
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8
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3
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F12
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3
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3
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915
3
I7
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3
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3
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F11
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F11
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G1
3
3
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3
172 H
3
F102 E
8
F10
3
E
8
F104 E
8
F105 E
8
F106 E
8
F107 E
8
F10
8
D6
F109 I9
VCCINT
7105-2 F9
7107 I10
710
8
A
8
7109 F
8
7112 G9
9151 I
8
9152 I
8
100R
3
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F122
3
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100R
1
2
3
4
5
6
I1
8
0
S
D51022
1604
VRE
S
-
+
3
V
3
I165
+
3
V
3
8
1
3
162-1
33
K
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2110
F12
3
3
6
+
3
V
3
F112
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3
140-
3
3
5
4
7165-2
PMGD7
8
0
S
N
12
F105
6
8
0R
3
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3
10
8
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I164
2116
560p
560p
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8
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1
2
3
4
5
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100R
4
5
1605
3
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+6V
100n
2121
3
n
3
2111
3
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27
I110
3
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2
PMGD7
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0
S
N
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3
100-2
33
K
7
3
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1K0
1K0
3
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3
1K0
3
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1
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2
3
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1K0
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S
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F129
I175
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3
4
3
5
6
2
1
6104-2
BAV99
S
PMGD7
8
0
S
N
7161-1
3
120
1K0
F124
F125
F115
VCCINT
F109
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5
4
+
3
V
3
1
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PMGD7
8
0
S
N
PMGD7
8
0
S
N
7165-1
6
2
1K0
3
126
4
5
RE
S
33
K
3
162-4
1105-1
SS
GM
7164-1
PMGD7
8
0
S
N
6
2
1
+
3
V
3
100n
2150
716
3
-1
PMGD7
8
0
S
N
6
2
1
3
125
1K0
5
%
560p
2161
I105
F106
I10
8
2
+6V
+
3
V
3
3
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8
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1
F127
9100
2
1
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3
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OC
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710
8
+
3
V
3
F110
2112
3
n
3
+
3
V
3
10R
3
12
8
1K0
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I170
I172
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470R
3
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I114
1K0
3
127
212
3
12p
+
3
V
3
5
%
9155
+
3
V
3
9154
915
3
+
3
V
3
+6V
9152
2126
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3
33
K
6
3
3
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4
12
PMGD7
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0
S
N
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3
-2
12
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0R
3
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3
172
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0R
100R
1
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3
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6
7112
BC
8
47BW
BAV70
S
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1
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I112
SS
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+
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0R
3
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F116
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F100
3
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I102
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+
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3
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RE
S
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F102
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S
N
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I169
I11
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I16
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GM
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3
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7109
BC
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2
+6V
9150
3
4
+
3
V
3
PUMD12
7105-2
5
2146
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+6V
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2104
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2124
+
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V
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F10
3
F11
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+6V
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11
100p
2114
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S
PARTAN-
3
A FPGA
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Φ
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3S
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F10
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+
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S
+
100n
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+
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S
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5
6
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1
7162-1
PMGD7
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S
N
2119
100n
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0R
12
RE
S
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100n
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F11
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BZX
38
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*
Φ
2M
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S
H
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u
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+
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V
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K
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K
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3
I167
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I17
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+6V
+
3
V
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10p
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F12
8
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GM
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F114
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K
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3
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F120
PUMH7
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LD1117DT12
7101
1
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F111
+
3
V
3
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124
10R
I174
I106
+
3
V
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VRE
S
-
F107
GND
4
O
S
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S
CL
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S
DA
1
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LM75BDP
+V
S
8
A0
7
A1
6
A2
5
F119
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