Channel Link Evaluation Kit User Manual
National Semiconductor Corporation
Interface Products
LIT# CLINK3V28BT-85-UM
Rev 2.1
Date: 10/12/2005
Page 8 of 28
Tx LVDS Mapping by IDC Connector
The following two figures illustrate how the Tx inputs are mapped to the IDC
connector (J1) (Note – labels are also printed on the demo boards). The 26-pin
MDR connector pinout is also shown.
TXOUT2
TXOUT0
60
59
2
Pin
1
TXOUT0
GND
TXIN0
GND
TXIN1
GND
TXIN2
GND
TXIN3
GND
TXIN4
GND
TXIN5
GND
TXIN6
GND
TXIN7
GND
TXIN8
GND
TXIN9
GND
TXIN10
GND
TXIN11
GND
TXIN12
GND
TXIN13
GND
TXIN14
GND
TXIN15
GND
TXIN16
GND
TXIN17
GND
TXIN18
GND
TXIN19
GND
TXIN20
GND
TXIN21
GND
TXIN22
GND
TXIN23
GND
TXIN24
GND
TXIN25
GND
TXIN26
GND
TXIN27
GND
TXCLKIN
GND GND
J1
TXOUT3
TXOUT1
TXOUT2
60-pin IDC Connector
(Transmitter Board)
Previous Cycle
Next Cycle
TXOUT3
TXOUT2
TXOUT1
TXOUT0
TXCLKOUT
TXIN23 TXIN17 TXIN16 TXIN11 TXIN10 TXIN5 TXIN27
TXIN26 TXIN25 TXIN24 TXIN22 TXIN21 TXIN20 TXIN19
TXIN18 TXIN15 TXIN14 TXIN13 TXIN12 TXIN9 TXIN8
TXIN7 TXIN6 TXIN4 TXIN3 TXIN2 TXIN1 TXIN0
TXOUT1
TXOUT1
PIN #
NAME
1
NC
2
GND
3
NC
4
OUT1-
5
OUT1+
6
OUT2-
7
OUT2+
8
NC
9
NC
10
GND
11
NC
12
OUT3-
13
OUT3+
14
OUT0-
15
OUT0+
16
NC
17
GND
18
NC
19
GND
20
NC
21
NC
22
CLK-
23
CLK+
24
NC
25
GND
26
NC
J2
TxOUT LVDS signals
3M MDR connector
Parallel LVTTL/LVCMOS Data Inputs Mapped to LVDS Outputs